非挥发性存储器的低压快速抹除方法技术

一种非挥发性存储器的低压快速抹除方法，此非挥发性存储器是在半导体基底或隔离井内嵌具有控制栅极与浮接栅极的堆迭栅极结构，可通过漏极逆向偏压及变换栅极电压来产生适量热电洞进行低压快速抹除操作，另外，可通过施加正负电压于漏极、栅极及半导体基底或井区，来产生适量热电洞，以降低绝对电压，达成降低电压的目的。

【技术实现步骤摘要】

本专利技术有关一种非挥发性存储器(Non-Volatile Memory)低压快速抹除方法，特 别是关于一种可于低电压，通过逆向偏压及变换栅极电压来产生适量热电洞进行低压快速 抹除操作的。
技术介绍
互补式金属氧化半导体(Complementary Metal Oxide Semiconductor, CMOS) 制程技术已成为特殊应用集成电路(application specific integrated circuit, ASIC)的常用制造方法。在电脑资讯产品发达的今天，电子式可清除程序化只读存储器 (Electrically Erasable Programmable Read Only Memory, EEPR0M)由于具备有电性编 写和抹除数据的非挥发性存储器功能，且在电源关掉后数据不会消失，所以被广泛使用于 电子产品上。非挥发性存储器为可编程的，其用以储存电荷以改变存储器的晶体管的栅极电 压，或不储存电荷以留下原存储器的晶体管的栅极电压。抹除操作则是将储存在非挥发性 存储器中的所有电荷移除，使得所有非挥发性存储器回到原存储器的晶体管的栅极电压。 在习知非挥发性存储器的结构中，抹除电压往往都超过10伏特，而且抹除时间往往需要微 秒(ms)等级，不但升压面积造成成本的增加，更无法达到低压快速抹除的目的，而且，先进 的制程技术抹除非挥发性存储器，为了减少氧化层(oxide)对抹除电压及时间的影响，往 往需要增加穿隧氧化层(tunneling oxide)，不但增加了制造的困难度，也提高了生产成 本。
技术实现思路
本专利技术的主要目的在于提供一种，通过升高 漏极电压，并变换栅极电压，以产生适量热电洞来进行抹除，以达到低压且高速抹除的功 效。本专利技术的另一目的在于提供一种，是使用正 负压来达到超低操作电压、低操作电流、高可靠度的功效，且使整体非挥发性存储器的体积 可小型化。为达到上述目的，本专利技术提供一种，该非挥 发性存储器包括一堆迭栅极结构配置于一 P型半导体基底上，一源极与一漏极分别配置于 该栅极堆迭结构的两侧的该P型半导体基底中，且该栅极堆迭结构至少包括一浮接栅极以 及位于该浮接栅极上的一控制栅极；该低压快速抹除方法包括于该P型半导体基底、该源 极、该漏极与该控制栅极上分别施加一基底电压Vsub、一源极电压Vs、一漏极电压Vd与一 控制栅极电压Vc，并满足下列条件a. Vsub 为接地(=0)；b. Vd > 5V, Vs接近或等于0 ；及4c. Vd > Vc彡0，Vc随抹除时间递减。为达到上述目的，本专利技术还提供一种，该非 挥发性存储器包括一 P型井配置于一 N型半导体基底中，一堆迭栅极结构配置于该P型井 上，一源极与一漏极分别配置于该栅极堆迭结构的两侧的该P型井中，且该栅极堆迭结构 至少包括一浮接栅极以及位于该浮接栅极上的一控制栅极；该低压快速抹除方法包括于 该N型半导体基底、该P型井、该源极、该漏极与该控制栅极上分别施加一基底电压Vsub、 一 P型井电压Vpwell、一源极电压Vs、一漏极电压Vd与一控制栅极电压Vc，并满足下列条 件a. Vpwell 为接地(=0)；b. Vd > 5V, Vs接近或等于0 ；及c. Vd > Vc彡0，Vc随抹除时间递减。为达到上述目的，本专利技术还提供一种，其特 征在于，该非挥发性存储器包括一堆迭栅极结构配置于一 P型半导体基底上，一源极与一 漏极分别配置于该栅极堆迭结构的两侧的该P型半导体基底中，且该栅极堆迭结构至少包 括一浮接栅极以及位于该浮接栅极上的一控制栅极；该低压快速抹除方法包括于该P型 半导体基底、该源极、该漏极与该控制栅极上分别施加一基底电压Vsub、一源极电压Vs、一 漏极电压Vd与一控制栅极电压Vc，并满足下列条件a. Vsub 为负压；b. Vs接近或等于Vsub ；及c. Vd >Vc，Vc随抹除时间递减。为达到上述目的，本专利技术还提供一种，其特 征在于，该非挥发性存储器包括一 P型井配置于一 N型半导体基底中，一堆迭栅极结构配置 于该P型井上，一源极与一漏极分别配置于该栅极堆迭结构的两侧的该P型井中，且该栅极 堆迭结构至少包括一浮接栅极以及位于该浮接栅极上的一控制栅极；该低压快速抹除方法 包括于该N型半导体基底、该P型井、该源极、该漏极与该控制栅极上分别施加一基底电压 Vsub或一 P型并电压Vpwel 1、一源极电压Vs、一漏极电压Vd与一控制栅极电压Vc，并满足 下列条件a. Vpwell 为负压；b. Vs接近或等于Vpwell ；及c. Vd >Vc，Vc随抹除时间递减。为达到上述目的，本专利技术还提供一种，其特 征在于，该非挥发性存储器包括一堆迭栅极结构配置于一 N型半导体基底上，一源极与一 漏极分别配置于该栅极堆迭结构的两侧的该N型半导体基底中，且该栅极堆迭结构至少包 括一浮接栅极以及位于该浮接栅极上的一控制栅极；该低压快速抹除方法包括于该N型 半导体基底、该源极、该漏极与该控制栅极上分别施加一基底电压Vsub、一源极电压Vs、一 漏极电压Vd与一控制栅极电压Vc，并满足下列条件a. Vsub 与 Vs > 5V ；b. Vd接近或等于0;及c. Vc > Vd, Vc随抹除时间递增。为达到上述目的，本专利技术还提供一种，其特 征在于，该非挥发性存储器包括一 N型井配置于一 P型半导体基底中一堆迭栅极结构配置 于该N型井上，一源极与一漏极分别配置于该栅极堆迭结构的两侧的该N型井中，且该栅极 堆迭结构至少包括一浮接栅极以及位于该浮接栅极上的一控制栅极；该低压快速抹除方法 包括于该P型半导体基底、该N型井、该源极、该漏极与该控制栅极上分别施加一基底电压 Vsub、一 N型井电压Vmrell、一源极电压Vs、一漏极电压Vd与一控制栅极电压V。，并满足下列条 件a. Vnwell 与 Vs > 5V ；b. Vnwell ^ Vs ；c. Vd接近或等于0 ；及d. Vnwell彡Vc > Vd, Vc随抹除时间递增。因此，本专利技术所揭露的，应用于非挥发性存 储器，此非挥发性存储器是在半导体基底中设有堆迭栅极结构，堆迭栅极结构包含以栅极 介电层相隔开的浮接栅极与控制栅极堆迭在穿隧介电层表面，穿隧介电层位于半导体基底 上或隔离井中，且有源极及漏极位于栅极堆迭结构二侧。其中，半导体基底或隔离井为P 型，源极和漏极为N型；或者，半导体基底或隔离井可为N型，源极和漏极为P型。此，乃包括抹除时变换栅极电压，并且漏极 大于源极电压，以产生适量热电洞的快速抹除方式，或利用负压装置，以达到超低操作电 压、低操作电流。本专利技术可以加快抹除速度达10 100倍，并降低抹除电压。凡利用本发 明的方式使非挥发性存储器元件以不同的结构变化来进行抹除的操作，皆在本专利技术的范围 中。底下通过具体实施例配合所附的图式详加说明，当更容易了解本专利技术的目的、技 术内容、特点及其所达成的功效。附图说明图1为本专利技术的第一实施例的非挥发性存储器结构的剖视图；图2为本专利技术的第一实施例结构的等效电路；图3为本专利技术的第二实施例的非挥发性存储器结构的剖视图；图4为本专利技术的第二实施例结构的等效电路；图5为本专利技术的第三实施例的非挥本文档来自技高网...

【技术保护点】
１．一种非挥发性存储器的低压快速抹除方法，其特征在于，该非挥发性存储器包括一堆迭栅极结构配置于一Ｐ型半导体基底上，一源极与一漏极分别配置于该栅极堆迭结构的两侧的该Ｐ型半导体基底中，且该栅极堆迭结构至少包括一浮接栅极以及位于该浮接栅极上的一控制栅极；该低压快速抹除方法包括：于该Ｐ型半导体基底、该源极、该漏极与该控制栅极上分别施加一基底电压Ｖｓｕｂ、一源极电压Ｖｓ、一漏极电压Ｖｄ与一控制栅极电压Ｖｃ，并满足下列条件：ａ．Ｖｓｕｂ为接地（＝０）；ｂ．Ｖｄ＞５Ｖ，Ｖｓ接近或等于０；及ｃ．Ｖｄ＞Ｖｃ≥０，Ｖｃ随抹除时间递减。

【技术特征摘要】

【专利技术属性】
技术研发人员：黄文谦，林信章，
申请(专利权)人：亿而得微电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]