高速内存系统技术方案

本发明专利技术涉及一种高速内存系统，包含复数个内存装置以及一内存控制器。该内存控制器耦接于该复数个内存装置，用来根据一频率，以分时方式依序轮流对该复数个内存进行存取。

【技术实现步骤摘要】

本专利技术涉及一种内存系统，尤其涉及一种可结合多个子内存装置来实现高频宽之 高速内存系统。
技术介绍
静态随机存取内存Static Random Access Memory, SRAM)是一种挥发性可擦写 式内存，由于其存取速度非常快，因此常被应用在需要快速读写的电子产品中，例如可被用 作微处理器的高速缓存、显示驱动芯片或是网络芯片中的暂存内存。而在实际运用上，除了 考虑内存的存取速度外，对于内存频宽的需求也与日俱增。举例来说，以可携式电子产品而 言，随着所使用的液晶显示器的尺寸、分辨率、更新率等特性逐渐提升时，相对地，显示驱动 芯片中的SRAM内存必须足以提供日益增加的影像数据传输量，以确保完整的数据传递。换 句话说，必须提高SRAM内存的频宽，以提供更高效能的数据传输。一般来说，提升内存频 宽最直接的方式就是增加总线的宽度。当总线的宽度变大，则内存每次所能读/写的数据 量便相对的增加。然而，一旦改变了总线的宽度，也意味着内存可处理的最小数据封包大小 将随之而变。在此情况下，内存与主控端之间的输入/出传输接口协议规格，会随前述变化 而更动，如此一来，将牵动整体系统的规格大小，而造成系统设计与制造上的困扰。此外，另一提升内存频宽的方式便是提升SRAM内存的操作速度。然而，当SRAM 内存的操作频率愈高，所需的消耗能量就愈多，将会严重影响整体效能，且囿于制程技术的 限制，单一 SRAM内存的操作频率亦可能无法完全满足所需。再者，对于可携式电子产品 来说，由于待机时的能量消耗大部分来自于SRAM内存的静态耗电，也就是所谓的漏电流 (leakage current)问题所造成。因此，为了达到低漏电流，可能会降低SRAM内存驱动能 力，如此一来，却影响了 SRAM记忆体操作频率。简言之，如何能够在低静态耗电的半导体制 程上，通过加快整体SRAM内存的操作速度来提升内存频宽，是目前亟需解决的问题。
技术实现思路
本专利技术的目的在于通过内存控制器使用分时多任务的方式进行协调控制，结合多 个操作速度较低的内存装置，在不需改变原有数据输入输出传输协议规格的情况下，实现 高频宽传输的内存系统，如此一来，将可避免消耗过多的系统功率，并大幅提升数据频宽及 系统效能以实现高速数据存取。为达成上述目的，本专利技术提供一种高速内存系统，高速内存系统包含有复数个内 存装置；以及一内存控制器，耦接于该复数个内存装置，用来根据一频率，以分时方式依序 轮流对该复数个内存进行存取控制。为达成上述目的，本专利技术另提供一种高速内存系统，高速内存系统包含有复数个 内存装置；复数个缓冲器，分别耦接于该复数个内存装置，以及一内存控制器，耦接于该复 数个缓冲器，用来根据一频率，产生复数个控制信号至该复数个缓冲器，并以分时方式依序 轮流对该复数个内存进行存取控制。附图说明 图2为本专利技术实施例具有4个内存装置的内存系统的示意图。 图3为图2中之内存系统于写入控制时之相关信号时序示意图。[OOL03 图4为图2的内存系统的影像数据配置示意图。 i0、50存系统 100、500主控端 102、502内存控制器 ABl~ABn仲裁器 CBUS系统控制总线 CBUS 1一CBUS n、 CBUSl 1一CBUSl n、控制总线 CBUS2 1一CBUS2 n、 CBUS3 1一CBUS3 n CLK系统频率 DBUS系统数据总线 DBUS 1~DBUS n、 DBUSl 1~DBUSl n、 数据总线 DBUS2 1~DBUS2 n、 DBUS3 1~DBUS3 n RI—Rn内存单元 RAM 1~RAM n内存装置 S(、SCl—SCn控制信号具体实施方式 i青参考图l，图l为本专利技术第一实施例一内存系统lo nq示意图。内存系统lo包含有一内存控制器102、一系统控制总线CBUS、一系统数据总线DBUS、内存装置RAM一1~RAM—n、控制总线CBUS一1一CBUS—n以及数据总线DBUS—I~DBUS—n。较佳地，内存装置RAM一1一RAM—n分别为一静态随机存取内存，但不以此为限。内存控制器102耦接于系统控制总线CBUS~亏系统数据总线DBUS，并经由系统控制总线CBUS~百系统数据总线DBUS接收一主控端。too，P；~；传来的一系统控制信号SC与一数据信号，或是传送由内存装置RAM一1~RAM—n所读取的数据信号至主控端100。进一步地，如图l所示，内存控制器102分别通过控制总线CBUS一1一CBUS—n以及数据总线DBUS—I~DBUS—n耦接至内存装置RAM一1~RAM—n。其中，系统数据总线DBUS~百数据总线DBUS—I~DBUS—n中的每一数据总线具有相同的总线大小，且系统控制总线CBUS~百控制总线CBUS一1一CBUS—n中的每一控制控制总线具有相同的总线大小。在本专利技术中，内存控制器102根据一系统频率CLK及系统控制信号SC，产生控制信 号SCl SCn，并通过控制总线CBUS_1 CBUS_n以及数据总线DBUS_1 DBUS_n，以分时方 式依序轮流对内存装置RAM_1 RAM_n进行存取。在此情况下，内存装置RAM_1 RAM_n分 别为独立运作的内存装置，且每一内存装置皆以其正常操作频率进行运作。因此，本专利技术通 过内存控制器102，配合各内存装置的操作速度，在不同时间点，轮流对内存装置RAM_1 RAM_n进行存取运作，以因应主控端100的数据存取需求。换言之，当主控端与内存控制器 102之间的数据传输量大于各个独立的内存装置RAM_1 RAM_n所能提供的数据存取量时， 本专利技术将可利用分时多任务的方式，结合速度较低的内存装置RAM_1 RAM_n，来实现更高 频宽的内存存取，进而大幅提升数据频宽及系统效能。举例来说，若内存装置RAM_1 RAM_ η的操作频率分别为A，则内存系统10整体所能达到的操作速度为nXA。也就是说，相较于 各内存装置，内存系统10具有η倍的数据频宽而能进行高速数据存取。当主控端100欲将数据信号储存至内存装置RAM_1 RAM_n时，内存控制器102 可根据系统频率CLK及系统控制信号SC，产生相对应的控制信号SCl SCn，以依据各内存 装置的操作频率，使用分时多任务方式将数据信号完整分配储存至内存装置RAM_1 RAM_ η。当主控端100欲读取已储存于各内存装置中的数据时，内存控制器102可根据系统频 率CLK及相对应的系统控制信号SC，并搭配各内存装置的操作频率，在不同时间点协调控 制由相对应的内存装置中读取先前所储存的数据。简言之，内存控制器102根据系统频率 CLK与主控端的数据传输速度，配合各独立内存装置的操作频率，于不同时间点协调安排不 同的内存装置进行储存写入或读出动作，以实现高速的内存存取。举例来说，请参考图2及图3。图2为本专利技术实施例具有4个SRAM内存的内存系 统10的一示意图。图3为图2中的内存系统10于写入控制时的相关信号时序示意图。如 图2所示，假设主控端100的操作频率为4Χ(MHz)，内存SRAM_1 SRAM_4的操作频率皆为 X(MHz)，系统控制总线CBUS、系统数据总线DBUS、控制总线CBUS_1 CBUS本文档来自技高网...

【技术保护点】
１．一种高速内存系统，其特征在于，该高速内存系统包含有：复数个内存装置；以及一内存控制器，耦接于该复数个内存装置，用来根据一频率，以分时方式依序轮流对该复数个内存进行存取控制。

【技术特征摘要】

【专利技术属性】
技术研发人员：彭昱勋，杨荣平，赖敬文，
申请(专利权)人：联咏科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]