用于闪存的数据储存方法及其控制器与储存系统技术方案

一种数据储存方法，用于在闪存芯片中储存数据，此闪存芯片具有多个物理地址，此些物理地址包括多个快速物理地址与多个慢速物理地址。本数据储存方法包括监控物理地址的使用率；当使用率不大于使用率门坎值时，仅使用物理地址的快速物理地址来在闪存芯片中储存数据；以及当使用率大于使用率门坎值时，使用物理地址的快速物理地址与慢速物理地址来在闪存芯片中储存数据。基此，可有效地提升在闪存芯片中写入数据的速度。

【技术实现步骤摘要】

本专利技术是有关于一种用于闪存的数据储存方法，且特别是有关于一种能够依据闪 存的使用率来选择不同物理地址来储存数据的数据储存方法及使用此方法的闪存控制器 与闪存储存系统。
技术介绍
由于闪存(Flash Memory)具有数据非易失性、省电、体积小与无机械结构等的特 性，最适合使用于由电池供电的可携式电子产品上。例如，固态硬盘就是一种以NAND闪存 作为储存媒体的储存装置，并且已广泛配置于笔记本型计算机中作为主要的储存装置。在目前NAND型闪存技术中，NAND型闪存可根据每一存储单元中可储存的位数区 分为单层存储单元(Single Level Cell, SLC)NAND型闪存与多层存储单元(Multi Level Cell，MLC)NAND型闪存。具体来说，在对SLC NAND型闪存的存储单元进行编程(program)时 仅能执行单阶的编程，因此每一存储单元仅能储存一个位。而MLC NAND型闪存的物理区块 的程序化可分为多阶段。例如，以2层存储单元为例，物理区块的程序化可分为2阶段。第 一阶段是下页面(lower page)的写入部分，其物理特性类似于单层存储单元(SingleLevel Cell，SLC)NAND闪存，在完成第一阶段之后才会编程上页面(upper page)，其中下页面的写 入速度会快于上页面。因此，每一物理区块的页面可区分为慢速页面(即，上页面)与快速 页面(即，下页面)。类似地，在8层存储单元或16层存储单元的案例中，存储单元会包括更多个页面 并且会以更多阶段来写入。在此，将写入速度最快的页面称为下页面，其它写入速度较慢的 页面统称为上页面。例如，上页面包括具有不同写入速度的多个页面。此外，在其它实施例 中，上页面也可为写入速度最慢的页面，或者写入速度最慢与部份写入速度快于写入速度 最慢页面的页面。例如，在4层存储单元中，下页面为写入速度最快与写入速度次快的页 面，上页面则为写入速度最慢与写入速度次慢的页面。相较于MLC NAND型闪存来说，SLC NAND型闪存的存取速度较快。但MLCNAND型 闪存的储存容量较大且成本较低。因此，如何增加MLC NAND型闪存的存取速度以提升闪存 储存装置的效能是本领域技术人员所致力的目标。
技术实现思路
本专利技术提供一种数据储存方法，其能够有效地提升闪存储存装置的效能。本专利技术提供一种闪存控制器，其所执行的数据储存方法能够有效地提升闪存储存 装置的效能。本专利技术提供一种闪存储存系统，其所执行的数据储存方法能够有效地提升闪存储 存装置的效能。本专利技术范例实施例提出一种数据储存方法，用于在一闪存芯片中储存数据，其中 此闪存芯片具有多个物理地址，此些物理地址包括至少一快速物理地址与至少一慢速物理地址并且写入数据至快速物理地址的速度快于写入数据至慢速物理地址的速度。本数据 储存方法包括配置多个逻辑地址，其中每一该多个逻辑地址映射该多个物理地址的其中之 一。本数据储存方法也包括监控物理地址的使用率以及判断使用率是否大于使用率门坎 值。本数据储存方法也包括当使用率不大于使用率门坎值时，使用一快速模式在闪存芯片 中储存数据，其中在快速模式中仅使用物理地址的快速物理地址来储存数据。本专利技术范例实施例提出一种闪存控制器，用于在一闪存芯片中储存数据，其中此 闪存芯片具有多个物理地址，此些物理地址包括至少一快速物理地址与至少一慢速物理地 址并且写入数据至快速物理地址的速度快于写入数据至慢速物理地址的速度。本闪存控制 器包括微处理器单元、闪存接口单元、主机接口单元以及存储器管理单元。闪存接口单元电 性连接至微处理器单元，用以电性连接至闪存芯片。主机接口单元电性连接至微处理器单 元，用以电性连接至一主机系统。存储器管理单元电性连接至微处理器单元，用以配置多个 逻辑地址，其中每一逻辑地址映射此些物理地址的其中之一。在此，存储器管理单元监控此 些物理地址的一使用率，并且判断此使用率是否大于一使用率门坎值。并且，当使用率不大 于使用率门坎值时存储器管理单元使用一快速模式在闪存芯片中储存数据，其中在快速模 式中存储器管理单元仅使用此些物理地址的快速物理地址来储存数据。本专利技术范例实施例提出一种闪存储存系统，其包括闪存芯片、连接器与闪存控制 器。闪存芯片具有多个物理地址，此些物理地址包括至少一快速物理地址与至少一慢速物 理地址并且写入数据至快速物理地址的速度快于写入数据至慢速物理地址的速度。连接器 用以电性连接至一主机系统。闪存控制器电性连接至闪存芯片与连接器，用以配置多个逻 辑地址，其中每一逻辑地址映射此些物理地址的其中之一。在此，闪存控制器监控此些物理 地址的一使用率，并且判断此使用率是否大于一使用率门坎值。并且，当此使用率不大于使 用率门坎值时，闪存控制器使用一快速模式在闪存芯片中储存数据，其中在此快速模式中 闪存控制器仅使用此些物理地址的快速物理地址来储存数据。基于上述，本专利技术范例实施例能够依据物理地址的使用率来判断仅使用快速物理 地址或者使用快速物理地址与慢速物理地址来储存数据，由此提升闪存储存装置的效能。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式 作详细说明如下。附图说明图IA是根据本专利技术第一范例实施例绘示使用闪存储存装置的主机系统。图IB是根据本专利技术范例实施例所绘示的计算机、输入/输出装置与闪存储存装置 的示意图。图IC是根据本专利技术另一范例实施例所绘示的主机系统与闪存储存装置的示意 图。图2是绘示图IA所示的闪存储存装置100的概要方块图。图3是根据本专利技术另一范例实施例所绘示的闪存控制器的概要方块图。图4是根据本专利技术范例实施例所绘示的闪存芯片的方块图。图5是根据本专利技术范例实施例所绘示的逻辑地址与物理地址的映射示意图。图6与图7是根据本专利技术范例实施例绘示逻辑地址转物理地址映射表与物理地址储存状态表的范例。 图8与图9是根据本专利技术范例实施例绘示逻辑地址转物理地址映射表与物理地址储存状态表的另一范例。 图IO b百图11是根据本专利技术范例实施例绘示逻辑地址转物理地址映射表与物理地址储存状态表的另一范例。 图12与图13是根据本专利技术范例实施例绘示逻辑地址转物理地址映射表与物理地址储存状态表的另一范例。 图14是根据本专利技术范例实施例所绘示的数据储存方法的流程图。 图15是根据本专利技术范例实施例所绘示的数据储存方法的另一流程图。 1000主机系统1 100计算机 1 102微处理器1 104随机存取存储器 1106输入／输出装置1108系统总线 1110数据传输接亡11202鼠标 1204键盘1206显示器 1208打印机1212随身碟 1214存储卡1216固态硬盘 1310数字相机1312SD卡 1314MM(卡t316存储棒 1318CF卡t320嵌入式储存装置 100闪存储存装置102连接器 104闪存控制器106闪存芯片 122一(o)一122(N)物理单元202微处理器单元 204存储器管理单元206主机接口单元 208闪存接口单元252缓沖存储器 254电源管理单元256错误校正单元 302系统区304储存区 304a．数据区304b备用区 306取代区LBA(o)一LBA(H)逻辑存本文档来自技高网...

【技术保护点】
一种数据储存方法，用于在一闪存芯片中储存数据，其中该闪存芯片具有多个物理地址，该多个物理地址包括至少一快速物理地址与至少一慢速物理地址并且写入数据至该至少一快速物理地址的速度快于写入数据至该至少一慢速物理地址的速度，该数据储存方法包括：配置多个逻辑地址，其中每一该多个逻辑地址映射该多个物理地址的其中之一；监控该多个物理地址的一使用率；判断该使用率是否大于一使用率门坎值；以及当该使用率不大于该使用率门坎值时，使用一快速模式在该闪存芯片中储存数据，其中在该快速模式中仅使用该多个物理地址的快速物理地址来储存数据。

【技术特征摘要】

【专利技术属性】
技术研发人员：叶志刚，苏永隆，
申请(专利权)人：群联电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]