多种器件集成工艺中栅极间隙壁的制造方法技术

一种多种器件集成工艺中栅极间隙壁的制造方法，包括：在已形成有多晶硅栅极的衬底表面依次形成氧化硅层和氮化硅层；干法蚀刻氮化硅层，仅保留多晶硅栅极侧壁部分，并暴露出氧化硅层；以含氢氟酸的腐蚀液蚀刻氧化硅层，仅保留多晶硅栅极侧壁部分，并暴露出衬底。所述栅极间隙壁的制造方法不会损伤衬底表面，有利于多种器件集成工艺。

【技术实现步骤摘要】

本专利技术涉及半导体器件制造
，特别涉及多种器件集成工艺中栅极间隙壁 的制造方法。
技术介绍
传统MOS器件栅极间隙壁的制造方法是首先，在已形成有多晶硅栅极的衬底表 面形成一层绝缘层，所述绝缘层通常为氧化硅或氮化硅，因该两种物质与硅元素结合，性质 非常稳定且不易于和其他气体或物质反应，绝缘性能高，保形性好。此后，通过例如反应离 子蚀刻等干法蚀刻的方法，利用多晶硅栅极和衬底的高度差，去除衬底表面大部分的绝缘 层仅保留多晶硅栅极侧壁的绝缘层，以形成栅极间隙壁。所述栅极间隙壁在后续作为源漏 自对准注入的掩模。上述MOS器件栅极间隙壁的制造方法在单一的MOS器件工艺中不会出现问题，因 为所有的MOS器件的沟道区域都被多晶硅栅极保护起来，形成栅极间隙壁的反应离子蚀刻 无法接触沟道区域的硅表面，所以沟道区域的硅表面不会受到损伤。然而，在一些多种器件集成工艺中，有些种类器件的有源区是直接裸露在外的。例 如Bi-CMOS工艺中，横向NPN管基区的硅表面是裸露在外没有任何结构保护的。所述形 成MOS器件栅极间隙壁的反应离子蚀刻将直接蚀刻到所述横向NPN管基区，导致所述基区 晶格排列变化，出现晶格缺陷，纵向收集电流的NPN管将直接从横向导通，最终导致器件失 效。
技术实现思路
本专利技术解决现有技术多种器件集成工艺中，形成MOS器件栅极间隙壁的蚀刻工艺 会对其他器件的有源区造成损伤，导致其他器件失效的问题。为解决上述问题，本专利技术提供一种， 包括在已形成有多晶硅栅极的衬底表面依次形成氧化硅层和氮化硅层；干法蚀刻氮化硅层，仅保留多晶硅栅极侧壁部分，并暴露出氧化硅层；以含氢氟酸的腐蚀液蚀刻氧化硅层，仅保留多晶硅栅极侧壁部分，并暴露出衬底。与现有技术相比，上述具有以下优 点以多晶硅栅极侧壁部分的氧化硅和氮化硅的复合绝缘层作为栅极间隙壁，在干法蚀刻 氮化硅时，所述氧化硅可作为蚀刻停止层，且保护其下的衬底不会在蚀刻氮化硅的过程中 受到损伤而产生晶格缺陷。而由于氢氟酸具有蚀刻氧化硅而不伤及硅的优点，在湿法蚀刻 氧化硅的时候，其下的衬底表面也不会受到损伤而产生晶格缺陷。因此，形成栅极间隙壁的 过程中，衬底表面都不会受到损伤，避免了有源区裸露在外的器件受到损伤，有利于多种器 件集成工艺。附图说明图1是本专利技术的一种实施方式流程 图；图2至图5是本专利技术的一种实施例示 意图。具体实施例方式通过对前述现有技术栅极间隙壁制造方法的研究可以发现，以干法蚀刻图形化单 一材料层构成间隙壁的方法，要达到不损伤衬底表面同时又暴露出衬底表面的目的，在蚀 刻精度的控制上相当困难。也就是说，现有技术通过过蚀刻保证暴露出衬底表面的方法会 带来损伤衬底表面的风险，而若不采用过蚀刻则可能引起蚀刻不完全而无法暴露出衬底表 面，也会影响后续工艺。基于此，本专利技术采用了复合绝缘材料 层构成间隙壁，并且以该复合绝缘材料层中贴近衬底的绝缘材料层作为其上材料层进行蚀 刻时的停止层，以保护其下的衬底表面。而在蚀刻所述贴近衬底的绝缘材料层时，也采用了 不会损伤到衬底表面的蚀刻方法。参照图1所示，本专利技术的一种实施方 式包括步骤Si，在已形成有多晶硅栅极的衬底表面依次形成氧化硅层和氮化硅层；步骤s2，干法蚀刻氮化硅层，仅保留多晶硅栅极侧壁部分，并暴露出氧化硅层；步骤s3，以含氢氟酸的腐蚀液蚀刻氧化硅层，仅保留多晶硅栅极侧壁部分，并暴露 出衬底。上述栅极间隙壁的制造方法的实施方式中，在干法蚀刻氮化硅时，所述氧化硅可 作为蚀刻停止层，且保护其下的衬底不会在蚀刻氮化硅的过程中受到损伤而产生晶格缺 陷。而由于氢氟酸具有蚀刻氧化硅而不伤及硅的优点，在湿法蚀刻氧化硅的时候，其下的衬 底表面也不会受到损伤而产生晶格缺陷。因此，形成栅极间隙壁的过程中，衬底表面都不会 受到损伤，避免了有源区裸露在外的器件受到损伤，有利于多种器件集成工艺。以下结合附图对本专利技术进一步举例 说明。需要说明的是，为简化附图，仅示出了 MOS器件部分的制造过程。参照图2所示，MOS器件部分的硅衬底100上已形成有多晶硅栅极101、102，而其 他器件部分，例如NPN管，也已形成了基区，且所述基区处的硅衬底表面裸露在外。所述硅 衬底100表面一般还具有通过热氧化方法生长的热氧化层(图未示)，其中位于多晶硅栅极 101,102下的所述热氧化层部分作为栅氧化层。参照图3所示，在形成有多晶硅栅极101、102的硅衬底100表面依次形成氧化硅 层103及氮化硅层104。氧化硅层103可以采用TEOS以低压化学气相沉积(LPCVD)的方法形成。所述氧 化硅层103的厚度选择应作以下考虑所述氧化硅层103的厚度不宜过薄，若过薄将影响氧化硅层103的分布均勻性，并 且在后续干法蚀刻氮化硅层104时，若氮化硅对氧化硅的选择比不高，很容易就会暴露出硅衬底表面，从而损伤硅衬底表面；所述氧化硅层103的厚度也不宜过厚，若过厚在后续蚀刻氧化硅层103时可能会 由于蚀刻时间过长而对氮化硅层104下的氧化硅层103产生较严重的横向腐蚀，使得最终 形成的栅极间隙壁产生较大空洞，影响栅极间隙壁的有效长度(栅极间隙壁平行于硅衬底 的长度)。并且，随后的工艺也可能在所述空洞处留下残留物，以致影响后续工艺。此外，氧 化硅层103的厚度过厚也会压缩氮化硅层104的厚度空间，影响栅极间隙壁的有效长度。基于以上考虑，所述氧化硅层103的厚度在满足分布均勻性，以及对蚀刻氮化硅 层104提供足够余量以保护硅衬底表面的前提下，越薄越好。在已知氮化硅层104的厚度 (后面会详述氮化硅层104的厚度如何确定)情况下，也可根据上述考虑确定氧化硅层103 的厚度。在形成氧化硅层103后，继续在氧化硅层103上形成氮化硅层104。形成氮化硅层 104可以采用化学气相沉积的方法。所述氮化硅层104厚度应考虑待形成的栅极间隙壁的 有效长度而定。具体地说，常规情况下，栅极间隙壁的有效长度取决于多晶硅栅极的厚度， 而在本实施例中，由于多晶硅栅极的厚度已经确定，所述栅极间隙壁的有效长度则由所述 氮化硅层104的厚度决定。因此，所述氮化硅层104的厚度应与待形成的栅极间隙壁的有 效长度相当。例如，假定待形成的栅极间隙壁的有效长度为0. 12μπι，则所述氮化硅层104 的厚度可以为1000 2000埃(A )。相应地，氧化硅层103的厚度可以为200 600埃。参照图4所示，干法蚀刻所述氮化硅层104，仅保留多晶硅栅极侧壁部分，形成栅 极间隙壁的氮化硅部分l(Ma、104b，并暴露出氧化硅层103。所述干法蚀刻可以采用等离子 体蚀刻或反应离子蚀刻等习知的方法。由于在所述干法蚀刻的过程中，硅衬底100表面有氧化硅层103保护，因而所述硅 衬底100表面就不会在所述干法蚀刻过程中受到损伤。参照图5所示，湿法蚀刻所述氧化硅层103，仅保留多晶硅栅极侧壁部分，形成栅 极间隙壁的氧化硅部分103a、103b，并暴露出硅衬底100表面。所述湿法蚀刻可以采用含氢 氟酸(HF)的腐蚀液，例如可以为稀释氢氟酸或氢氟酸的缓冲腐蚀液(HF+NH4F)。以氢氟酸的缓冲腐蚀液为例，可以选用NH4F HF质量比为15 1 100 1的 腐蚀液。以所述氢氟酸的缓冲腐蚀液进行湿法蚀刻的时间基于腐蚀液对氧化硅层103的腐 蚀本文档来自技高网...

【技术保护点】
一种多种器件集成工艺中栅极间隙壁的制造方法，其特征在于，包括：在已形成有多晶硅栅极的衬底表面依次形成氧化硅层和氮化硅层；干法蚀刻氮化硅层，仅保留多晶硅栅极侧壁部分，并暴露出氧化硅层；以含氢氟酸的腐蚀液蚀刻氧化硅层，仅保留多晶硅栅极侧壁部分，并暴露出衬底。

【技术特征摘要】

【专利技术属性】
技术研发人员：吴孝嘉，罗泽煌，郭立，涂晶晶，
申请(专利权)人：无锡华润上华半导体有限公司，无锡华润上华科技有限公司，
类型：发明
国别省市：32[]