两线制无极性４８５芯片制造技术

本实用新型专利技术涉及一种两线制无极性４８５芯片，给４８５芯片的收发控制引脚串接一个延时电路，给４８５芯片的数据Ｉ／Ｏ引脚或通信引脚串接一个极性转换开关，当４８５通信线路Ａ线、Ｂ线间的电压Ｖａｂ）０或Ｖｂａ）０，且持续时间超过一定时间时，控制极性转换开关动作，使线路极性与４８５芯片的内部极性一致。将消除应用４８５芯片接线错误问题和两线制带来的负载下降问题，给使用４８５带来极大方便。适用于所有４８５通信场合。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术属于电子器件领域，涉及串行通信接口 485芯片的制作。
技术介绍
485芯片应用很广泛，其接线规则是所有485芯片的A脚、B脚必须保持A脚接 La线、B脚接Lb线，否则，整个或部分线路通信瘫痪，为了解决这个问题，本专利技术人2009年 11月申请了申请号200920260320. 5的技术专利《无极性485芯片》；但485芯片工作 需要一收、一发、一收发控制的三线制式，但在实际应用中，为了节约成本，很多场合都是采 用一发直接接地，一收、一收发控制的两线制式，利用485芯片在接收状态的高阻态和上拉 电阻当作发射1状态，这样在发射1时其发射能力是靠上拉电阻完成的，其负载能力大打折 扣，严重影响485芯片的正常通信能力。
技术实现思路
针对现有技术所存在的问题，本专利技术的目的在于提供一种两线制工作时还可以具 有正常负载能力的、无极性的485芯片。本专利技术的技术方案是这样实现的一种两线制无极性485芯片，包括差分输出电压比较器、差分输出数据驱动器、数 据I/O引脚和通信引脚，其特征在于差分输出电压比较器具有正反两个输出端，所述差分输出数据驱动器具有正反两 个输入端；而且还包括极性转换开关，其串接于所述485芯片的数据I/O引脚上；0.8秒延时电路，其输入端连接于所述差分输出电压比较器的正向输出端，其控制 输出端连接于所述极性转换开关的控制极；2毫秒延时电路，其输入端连接于所述485芯片的收发控制引脚，其第一控制输出 端连接于所述差分输出数据驱动器的控制端，第二控制输出端连接于所述差分输出数据驱 动器的输入极性转换开关的控制极。本专利技术的另一种技术方案是这样实现的一种两线制无极性485芯片，包括差分输出电压比较器、差分输出数据驱动器、数 据I/O引脚和通信引脚，其特征在于还包括极性转换开关，其串接于所述485芯片的通信引脚上；0.8秒延时电路，其输入端连接于所述差分输出电压比较器的正向输出端，其控制 输出端连接于所述极性转换开关的控制极；2毫秒延时电路，其输入端连接于所述485芯片的收发控制引脚，其第一控制输出 端连接于所述差分输出数据驱动器的控制端，第二控制输出端连接于所述极性转换开关的 控制极。3本专利技术的第三种技术方案是这样实现的一种两线制无极性485芯片，包括差分输出电压比较器、差分输出数据驱动器、数 据I/O引脚和通信引脚，其特征在于还包括线路极性转换开关，其串接于所述485芯片的通信引脚上；数据极性转换开关，其串接于所述485芯片的输出数据引脚上；0.8秒延时电路，其输入端连接于所述差分输出电压比较器的正向输出端，其控制 输出端连接于所述线路极性转换开关的控制极；2毫秒延时电路，其输入端连接于所述485芯片的收发控制引脚，其第一控制输出 端连接于所述差分输出数据驱动器的控制端，第二控制输出端连接于所述数据极性转换开 关的控制极。当485通信线路La、Lb间的电压Vab>0，且持续时间超过一定时间时，当数据I/ 0引脚有极性转换开关时，使数据直接连接到485芯片；当通信引脚有极性转换开关时， 使485芯片的A、B脚直接连接通信线路的La线、Lb线。当485通信线路La、Lb间的电压 Vba>0，且持续时间超过一定时间时，当数据I/O引脚有极性转换开关时，使数据反向极性 连接到485芯片；当通信引脚有极性转换开关时，使485芯片的A、B脚反极性连接通信线路 的La、Lb线。当485芯片的控制引脚信号从0到1变化时，1信号会马上出现在2毫秒延时电路 的第一控制输出端，2毫秒延时电路的第二控制输出端不响应；当485芯片的控制引脚信号 从1到0变化时，0信号要经过一定延时才会出现在2毫秒延时电路的第一控制输出端，但 会马上在2毫秒延时电路的第二控制输出端输出一个一定宽度的脉冲信号，控制所对应的 极性转换开关动作一次。与现有技术相比，本专利技术的有益效果现有的485芯片接线需要区分A线和B线，增加了不少人为现场施工事故，两线制 工作时还会降低芯片的负载驱动能力；本专利技术解决了 485芯片接线错误问题，还解决了两 线制工作时芯片的负载驱动能力降低的问题，使485通信设备安装更简单、可靠，大规模生 产使用更方便。附图说明图1是本专利技术提供的两线制无极性485芯片第一个实施例的原理示意图。图2是本专利技术提供的两线制无极性485芯片第二个实施例的原理示意图。图3是本专利技术提供的两线制无极性485芯片第三个实施例的原理示意图。图中Al，差分输出电压比较器；A2，差分输出数据驱动器；Kl、K2，极性转换开关；0. 8S，0. 8秒延时电路；2ms, 2毫秒延时电路。具体实施方式实施例1一种两线制无极性485芯片，如图1所示，包括具有正反两个输出端的差分输出电 压比较器Al、具有正反两个输入端的差分输出数据驱动器A2、0. 8秒延时电路0. 8S、2毫秒 延时电路2ms和数据极性转换开关K1、K2。其中，所述差分输出电压比较器Al比较La、Lb 引脚的输入电压，其差分输出连接数据极性转换开关Kl，Kl输出到引脚R0，Kl的极性选择 受0.8秒延时电路0. 8S的输出控制；同时差分输出电压比较器Al受引脚RE控制，RE=O时， Al正常工作，RE=I时，Al的输出被冻结为1。所述的差分输出数据驱动器Α2，其输入数据 通过数据极性转换开关Κ2连接到引脚DI，K2的极性选择受0. 8秒延时电路0. 8S和2毫秒 延时电路2ms的第二控制输出端C2控制；A2的差分输出与Al的输入同相相连输出到La、 Lb,同时差分输出数据驱动器A2受2毫秒延时电路2ms的第一控制输出端Cl控制，2毫秒 延时电路2ms受引脚DE控制，DE=I时，2毫秒延时电路2ms的第一控制输出端Cl=I，A2正 常工作，当DE从1到0变化时，2毫秒延时电路2ms的第二控制输出端C2会输出一个2毫 秒宽度的脉冲信号，控制数据极性转换开关K2发生2毫秒的极性转换，而2毫秒延时电路 2ms的第一控制输出端Cl要经过2毫秒的延时才会输出0，使A2输出高阻态，无论DE=O或 1或从0到1变化时，2毫秒延时电路2ms的第二控制输出端C2均不响应；0. 8秒延时电路 0. 8S受到Al输出控制，当Al输出变化时，0. 8S开始计时，不到0. 8秒，Al输出发生了变化， 0. 8S重新计时，0. 8秒Al输出没有变化，0. 8S就会输出控制信号；如果Al=I持续0. 8秒以 上，0. 8S输出1，使K1、K2连接到Α1、Α2的正极性端；如果Al=O持续0. 8秒以上，0. 8S输出 0，使Κ1、Κ2连接到Α1、Α2的负极性端。实施例2另一种两线制无极性485芯片，如图2所示，包括差分输出电压比较器Al、差分 输出数据驱动器Α2、0. 8秒延时电路0. 8S、2毫秒延时电路2ms和极性转换开关Kl。其中， 所述电压比较器Al的差分输入和差分输出数据驱动器A2的差分输出同相相连，通过极性 转换开关Kl连接到引脚La、Lb ；Al通过极性转换开关Kl比较La、Lb引脚的输入电压，输 出到引脚RO ；A2放大输入引脚DI的信号，通过极性转换开关Kl差分输出到La、Lb引脚， 同时所述差分输出电压比较器Al受引脚RE控制，RE=O时，Al正常工作，RE=I时，Al输出 高阻态，本文档来自技高网...

【技术保护点】
１．一种两线制无极性４８５芯片，包括差分输出电压比较器、差分输出数据驱动器、数据Ｉ／Ｏ引脚和通信引脚，其特征在于：差分输出电压比较器具有正反两个输出端，所述差分输出数据驱动器具有正反两个输入端；而且还包括：极性转换开关，其串接于所述４８５芯片的数据Ｉ／Ｏ引脚上；０．８秒延时电路，其输入端连接于所述差分输出电压比较器的正向输出端，其控制输出端连接于所述极性转换开关的控制极；２毫秒延时电路，其输入端连接于所述４８５芯片的收发控制引脚，其第一控制输出端连接于所述差分输出数据驱动器的控制端，第二控制输出端连接于所述差分输出数据驱动器的输入极性转换开关的控制极。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘爱民，
申请(专利权)人：刘爱民，
类型：实用新型
国别省市：91[中国|大连]