真随机数发生器制造技术

真随机数发生器，属于随机数发生器技术领域。其特征在于包括由一组反相器首尾相连组成的环形振荡器、由一组反相器串联组成的延迟链、由一组触发器组成的触发器组，环形振荡器输出端与延迟链输入端连接，延迟链中各反相器的输出与触发器组中对应触发器输入端连接，触发器组中各触发器均与采样时钟电路连接，触发器组中各触发器的输出连接到异或运算器输入端，异或运算器进行异或运算得到最终的比特输出。上述真随机数发生器，通过延迟链各级输出同时采样以增加输出序列的随机性，产生的数据在进行后处理前就有良好的统计特性，而且随机性与采样频率以没有明显联系。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术属于随机数发生器
，具体为真随机数发生器。
技术介绍
虽然消除各种不确定性是大多数学科的目标之一，但人们有时仍然离不开对随机性的依赖。从日常生活中的博彩到学术领域的统计学、密码学，随机数以及随机数发生器(RNG)有着广泛的应用。随机数分为伪随机数和真随机数两种，伪随机数是有一定规律可循的，周期长度为有限长的随机数，伪随机数是可预湖啲。真随机数一般是由模拟电路构成的真随机数发生器产生，由于在电路中引入了噪声，真随机数没有规律可循，是完全不可预测的。在很多场合下，以数学公式不断的迭代方式工作的伪随机数发生器(PRNG)就可以满足需求。虽然伪随机数可以具有很好地统计特性，但其可以被准确预测的特点使得它无法应用于特定场合，比如信息安全领域，在这些领域中，不仅要求随机数有良好的统计特性，更要求其具有不可预测性，只有这样才可以抵挡住对随机性的攻击。真随机数发生器之所以能产生不可预测的输出，是因为其利用了物理过程中的各种随机噪声，最常见的三种真随机数产生方法为直接放大法，放大电路中的电阻热噪声等物理噪声，并通过比较器进行比较后可获得随机数序列；振荡采样法，通过D触发器把两个独立的振荡信号进行数字混合，用低频信号采样高频信号，利用环形振荡器的频率抖动作为随机源，并进行后处理，从而得到随机数序列；离散时间混纯法，利用混饨电路不可预测以及对初始条件敏感的依赖性的本质特点产生随机数。真随机数发生器的性能受以下三部分的性能影响熵源(Entropy Source),采集手段(Harvesting Mechanism),以及后处理(Postprocessing)。基于模拟电路3的结构，如直接放大法真随机数发生器，其熵源的统计分布更加理想，且熵源噪声不随采样周期变化而改变；基于数字电路的结构，如振荡采样法真随机数发生器，其功耗较低，集成度较高，便于在通用可编程平台(如FPGA，CPLD)上进行实现，且易于在SoC中使用。但熵源的统计特性与模拟电路相比不够理想，且采样速率与随机性能之间有着一定的联系。禾U用振荡较漫的时钟去采集环形振荡器的输出信号可以得至lJ具有一定随机性的输出序列，其随机性来源于输入信号的相位和频率中存在的物理噪声，但相位噪声方差较小，频率漂移的周期较长，故只有在采样时钟周期较长的情况下，得到的值才有较高的不确定性。这是因为相位噪声和频率漂移的影响只有在经过多个振荡周期的积累后，效果才明显。实验表明，采样时钟频率越接近环形振荡器振荡频率，输出比特的周期性就越明显。振荡采样法对采样周期的要求限制了采集速率。当需要高速率产生随机数时，采样频率与环形振荡器振荡频率可以相比拟，任意两次采样间隔很近，贝幌声的影响减小，每两 條样得到的数据相关性增加，最终导致输出值的随机性减小。如何使得高速采样频率下，每个采样时钟都能采集到随机事件，对于设计高速率随机数发生器的工作者来说，是一个值得关注的问题。
技术实现思路
针对现有技术中存在的上述问题，本技术的目的在于设计提供一种真随机数发生器的技术方案，通过对延迟链各级输出同时采样来增加输出序列的随机性，产生的数据在进行后处理前就有良好的统计怜性，而且随机性与采样频率间没有明显联系。所述的真随机数发生器，其特征在于包括由一组反相器首尾相连组成的环形振荡器、由一组反相器串联组成的延迟链、由一组触发器组成的触发器组，环形振荡器输出端与延迟链输入端连接，延迟链中各反相器的输出与触发器组中对应触发器输入端连接，触发器组中各触发器均与采样时钟电路连接，触发器组中各触发器的输出连接到异或运算器输入端，异或运算器进行异或运算得到最终的比特输出。所述的真随机数发生器，其特征在于所述的环形振荡器由反相器R1、 R2、 R3……R2n+l(n=l， 2， 3……)首尾相连构成。所述的真随机数发生器，其特征在于所述的延迟链由反相器Ol、 02、 03、 04、05、 06、 07、 08……0n(n=l， 2， 3……)串联组成。所述的真随机数发生器，其特征在于所述的触发器组包括均与采样时钟电路连接的触发器Dl、 D2、 D3、 D4、 D5、 D6、 D7、 D8……Dn(n二l， 2， 3 )，触发器Dl、 D2、 D3、 D4、 D5、 D6、 D7、 D8……Dn(n=l， 2， 3……)的输出分别为Q1、 Q2、Q3、 Q4、 Q5、 Q6、 Q7、 Q8……Qn(n=l， 2， 3……)。上述真随机数发生器，其电路采用纯数字形式，便于在通用可编程平台(如FPGA，CPLD)上进行实现，且易于在SoC中使用。通过延迟链各级输出同时采样以增加输出序列的随机性，产生的数据在进行后处理前就有良好的统计特性，而且随机性与采样频率以没有明显联系。该真随机数发生器规模较小，数据产生速率较高。附图说明图1为本技术的结构示意图中1-环形振荡器、2-延迟链、3-采样时钟电路、4-触发器组、5-异或运算叫益o具体实施方式以下结合说明书附图对本技术作进一步说明。如图所示，该真随机数发生器包括由一组反相器首尾相连组成的环形振荡器1、由一组反相器串联组成的延迟链2、由一组触发器组成的触发器组4，环形振荡器l输出端与延迟链2输入端连接，延迟链2中各反相器的输出与触发器组4中对应触发器输入端连接，触发器组4中各触发器均与采样时钟电路3连接，触发器组4中各触发器的输出连接到异或运算器5输入端，异或运算器5进行异或运算得到最终的比特输出。所述的环形振荡器l由反相器R1、 R2、 R3……R2n+l(n二l， 2， 3……)首尾相连构成，反相器个数为奇数即可。所述的延迟链2由反相器Ol、 02、 03、 04、05、 06、 07、 08……0n(n=l， 2， 3……)串联组成，延迟链2的长度不是固定的，但是每一级结构相同，延迟链2越长，随机效果越好。所述的触发器组4包括均与采样时钟电路(3)连接的触发器D1、 D2、 D3、 D4、 D5、 D6、 D7、 D8……Dn(n=l，2， 3......),触发器D1、 D2、 D3、 D4、 D5、 D6、 D7、 D8......Dn(n=l， 2， 3......)的输出分别为Q1、 Q2、 Q3、 Q4、 Q5、 Q6、 Q7、 Q8……Qn(n=l， 2， 3……)。在图1中反相器R3的输出直接送入反相器01的输入端，延迟链2各级输出分别用触发器组4的各触发器进行采样。反相器01的输出送入触发器Dl输入端进行采样，反相器02的输出送入触发器D2输入端进行采样，反相器03的输出送入触发器D3输入端进行采样，如此类推。所有触发器使用同一个时钟信号CO。工作原理如下在数字电路中，当触发器的数据输入信号边沿与采样时钟边沿重合或相隔很近时，触发器输出值具有不确定性，本文简称该现象为"边沿碰撞"。对于单独的触发器，每次采样时刻都发生边沿碰撞是很难的。若采用多个触发器对多点信号同时进行采样，把各个输出异或起来，只要有一个触发器发生边沿碰撞，最终的输出就具有不确定性。在这种结构下，便可以产生每次采样都发生边沿碰撞的效果。无论采样频率的高低，发生边沿碰撞时的输出值都具有很好的随机性。(l)如图l所示，振荡器输出经过多极反相器延迟，在每个本文档来自技高网...

【技术保护点】
真随机数发生器，其特征在于包括由一组反相器首尾相连组成的环形振荡器（１）、由一组反相器串联组成的延迟链（２）、由一组触发器组成的触发器组（４），环形振荡器（１）输出端与延迟链（２）输入端连接，延迟链（２）中各反相器的输出与触发器组（４）中对应触发器输入端连接，触发器组（４）中各触发器均与采样时钟电路（３）连接，触发器组（４）中各触发器的输出连接到异或运算器（５）输入端，异或运算器（５）进行异或运算得到最终的比特输出。

【技术特征摘要】

【专利技术属性】
技术研发人员：张润捷，
申请(专利权)人：张润捷，
类型：实用新型
国别省市：86[中国|杭州]