高速数据采集器制造技术

本实用新型专利技术涉及一种高速数据采集器，是以ＣＰＬＤ为中心，主要包括数据采集电路、数据处理、数据存储、电源模块等几部分，由依次相连接的输入端口、可调放大电路、高速Ａ／Ｄ芯片、ＣＰＬＤ芯片、输出端口组成，ＣＰＬＤ芯片是使用ＶＨＤＬ语言的，其实现的功能模块主要是消抖模块、控制模块、ＦＩＦＯ存储器模块，具体由幅度判断、ＦＩＦＯ存储、时钟产生、时序产生四个部分构成。由于使用了高速、多Ｉ／Ｏ口的ＣＰＬＤ芯片来控制ＡＤＣ和ＲＡＭ等，解决了采样速度过高时的时序同步的问题，并且具有设计修改和优化容易，系统应用性好，电路简单，体积小等优点。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及高频数据检测系统的高速数据采集器，尤其是基于CPLD(复杂可编程逻辑器件)，采用VHDL (高速硬件描述语言)硬件描述语言 设计的高速数据采集器。
技术介绍
传统的高速1^采 ，通常采用单片机或DSP作为主要控制模±央，控 帝IJADC、存储器和其他外围电路的工作。随着数据采 速度性能的要求越 来越高，传统采集系统的弊端就越来越明显。单片机的时钟频率劍氏且需用 软件实现数据采集，这使得采集速度和效率降低，此外软件运行时间在整个 采样时间中也占很大的比例。而CPLD復杂可编程逻辑器件)有单片机无法比 拟的优势。CPLD时钟频率高，内部延时小，全部控制逻辑由硬件完成，速 度決、效率高。在此技术基础上，满足了数据采餅速度的要求。可应用于 雷达、声纳、图像处理、语音识别、通信、瞬剤言号测试等领域。
技术实现思路
通常在低速高速数据采集器中常使用MCU (微处理器)来控制，但在高 速数据采集系统中，往往会受到MCU的软件运行速度的影响，而且随着器件 速度的提高ADC， RAM, MCU之间的时序同步问题也会显现出来。因此本实用 新型使用了高速、多I/0口的CPLD芯片来控制ADC和RAM等，从而很好的解决 了采样速度过高时的时序同步的问题。本技术解决其技术问题所采用的技术方案是以CPLD为中心，主要 包括数据采集电路、数据处理、数据存储、电源模块等几部分。高速f^采集器主要由一片高ilAD芯片和一片Altera的CPLD芯片构成。CPLD内部实现的功能模块主要有(1) 消抖模±央。完成对工作模式控制信号的软件消抖。(2) 控制模±央。接顿集模式开关发出的开始采样信号START，实5M ADC的控制，开始AD转换；负责各部分的逻辑控制颠D采样数据的编祯处理 模块，是高速数据采集器的核心部分。(3) FIFO存储器模块，并能发出半满和空信号。半满时，发出一个 HalfFlag信号，通知相关部件可以读数，FIFO存储器为空时，发出一个 EmptyFlag信号，提示相关停止读数。CPLD的功能逻辑使用VHDL语言来实现，这是一种硬件描述语言，主要 用于描述数字系统的结构、行为、功能和接口。使用VHDL语言设计硬件电路 时，可以使设计者免除编写逻辑表达式或真值表的工作。这样使硬件电路设 计的难度有了大幅度的降低，从而可以提高工作效率，縮短硬件电路的设计 周期。本技术的有益效果是，完成了高速、多通道的数据采集系统的CPLD 设计，该电路具有电路简单、体积小等优点。利用EDA工具和语言对CPLD进 行设计、仿真和验证，这便于设计的修改和优化，縮短了产品的开发设计周 肌由CPLD具有在线编程的特点可以依据现场的具体瞎况，对FPGA的内部 逻辑配置进行修改，进一步增加了系统应用的灵活性，经测试该设计是一种 比较理想的多通道、高速数据采集方案。附图说明图1是本技术的外型示意图。 图2是本技术的电路原理框图。具体实施方式以下结合附图和实施例对本技术作进一步说明。如图1中所示，本技术的器中 为 采集的启停开关；②为高速数据采麟的电源输入端；③为输入的模拟信号；④为输出的数字信号； ⑤为数据准备就绪与否的标志。如图2中所示，内部是以CPLD为中心，主要包括数据采集电路、数据处理、数据存储、电源模块等几部分。高速,采集器主要由一片高ilAD芯片和一片Altera的CPLD芯片构成。 CPLD内部实现的功能模块主要有(1) 消抖模块。完成对工作模式控制信号的软件消抖。(2) 控制模±央。接顿斜莫式开关发出的开始采样信号START，实iM ADC的控制，开始AD转换；负责各部分的逻辑控制颠D采样数据的编祯处理 模块，是高速数据采集器的核心部分。(3) FIFO存储器模块，并能发出半满和空信号。半满时，发出一个 HalfFlag信号，通知相关部件可以读数，FIFO存储器为空时，发出一个 EmptyFlag信号，提示相关停止读数。CPLD的功會巨逻辑使用VHDL语言来实现，这是一种硬件描述语言，主要 用于描述数字系统的结构、行为、功能和接口。使用VHDL语言设计硬件电路 时，可以使设计者免除编写逻辑表达式或真值表的工作。这样使硬件电路设 计的难度有了大幅度的降低，从而可以提高工作效率，縮短硬件电路的设 计周期。电源模块为该系统供电的同时，也为前端传繊提供了+9V的电源。 图2中的模拟信号通过图1的③端口输入，经过放大，进行AD (模数) 转化，变为数字信号。放大电路采用高速宽带运算放大器LM318，放大器 的放大倍数通过负反馈电阻实现，该负反馈电阻为数控电位器使用Dallas 公司的DS1804。放大器放大倍数调整由幅度判断模块自动完成。高速AD转换器采用TI公司的TLC1550芯片。它是一种采用CMOS工艺 制造的8bit并行AD芯片,能提供的最高转换速率为20Msps。由于TLC1550内部带有采样保持电路和标准分压电阻，从而大大简化了外围电路的设计。TLC1550的时钟信号CLK在每一个下降沿采^i拟输入信号。第N次采集 的数据经过2. 5个时钟周期的延迟后，被送到内部数据总线上。此时如果 输出使能OE有效，则数据可被送至8bit数据总线(DB)上。放大器调整统，AD转换后， 集至啲数据缓存到FIFO,当存储达 到用户设定的余度时，便送出一个请求信号(数据准备就绪)，通知相关部 件读取数据。FIFO余度值的大小可由用户自己设定，但此值不能过于接 近FIF0的深度。因为在读取部件响应这一请求信号，进行读数处理的过程 中，CPLD仍在进行 的采集和存储。如果余度值过于接近FIFO深度，FIFO 容易产生溢出的错误。因此，本设计以FIFO芯片的半满作为设定的余度， 当存储,达到其容量的一半时，CPLD就会送出一个请求读取数据的信号。 FIFO控制信号有:异步清零;读写数据;读写使能;空/半满标志。数据(data) 在写使能有效的情况下按照写时钟往FIFO里面存储，在读使能时，数据按 照读时钟的速度从数据总线上输出。图2中FIFO的数据输出到图1的④， 图2中FIFO的数据准备就绪输出到图1的⑤。要完成以上数据采集过程需要有以下步骤放大器输出幅度调整，AD 转换， 保存(数据写)，数据读取(数据读)等过程，这些过程应按一 定时序进行，该时序由CPLD的时序状态电路控制。在该时序状态共设置了 与上述步骤对应的四个状态分另咖以控制。CPLD中的时钟发生器产生时钟脉冲，控制AD转换的动作。图2虚线框内为CPLD内部需要设计的模块电路。CPLD选用EMP72128-6 芯片，门延时为6ns。权利要求1、一种高速数据采集器，主要包括数据采集电路、数据处理、数据存储、电源模块等，其特征在于数据处理和数据存储是由高速A/D芯片加上CPLD芯片实现的，它包括依次相连接的输入端口、可调放大电路、高速A/D芯片、CPLD芯片、输出端口，数据处理和数据存储是由高速A/D芯片加上CPLD芯片实现的。2 、如权利要求1所述的高速数据采集器，其特征在于CPLD内 部实现的功能模块主要有消抖模块、控制模块、FIFO存储器模块。专利摘要本技术涉及一种高速数据采集器，是以CPLD为中心，主要包括数据采集电路、数据处理、数据存本文档来自技高网...

【技术保护点】
一种高速数据采集器，主要包括数据采集电路、数据处理、数据存储、电源模块等，其特征在于：数据处理和数据存储是由高速Ａ／Ｄ芯片加上ＣＰＬＤ芯片实现的，它包括依次相连接的输入端口、可调放大电路、高速Ａ／Ｄ芯片、ＣＰＬＤ芯片、输出端口，数据处理和数据存储是由高速Ａ／Ｄ芯片加上ＣＰＬＤ芯片实现的。

【技术特征摘要】

【专利技术属性】
技术研发人员：万旭，沈亚强，王宇，彭保进，金洪震，钱惠国，
申请(专利权)人：浙江师范大学，
类型：实用新型
国别省市：33[中国|浙江]