半导体集成电路装置制造方法及图纸

本发明专利技术是一种半导体集成电路装置，包含多个各个由逻辑电路的集合构成的单位，各个由上述逻辑电路的集合构成的单位，具有彼此共同的安装设计的图案，另外，具有用于从外部对该半导体集成电路装置供给电源的电源端子间的间隔的偶数倍的尺寸。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体集成电路装置，特别涉及具有能够使安装设计容易的构成的半导体集成电路装置。
技术介绍
以往的半导体集成电路装置的安装设计的潮流是，由于开发资源的问题，为了尽 可能高效率地进行半导体集成电路装置的安装作业，首先制作成为基础的逻辑电路的块， 并把它翻转展开。图1表示半导体集成电路装置的一例的俯视图。图1的半导体集成电路装置中，包含作为逻辑电路的块的模块1和模块2，在该各 个模块中包含6个高速缓冲存储器。而且，在图1例的情况下，这6个高速缓冲存储器的每 个都具有同样的安装设计的内容，因而使安装设计容易了。在此，所谓翻转展开，就是说把安装设计的内容，例如如图1中成为左右对称那 样，按原样复制。在图ι的例中，对于由6个高速缓冲存储器构成的模块(block) 1，把它的 安装设计的内容以成为左右对称的方式进行复制，来生成模块2的安装设计的内容。采用 这样构成整体的底层编辑(Floorplan)的设计方法。图2表示在具有图1的构成的半导体集成电路装置的上位层所设置的凸块和半导 体集成电路装置所包含的各高速缓冲存储器之间的位置关系的例，图3表示这样的半导体 集成电路装置中的凸块的配置和电源构造(斜视图)的例。图3所示的构造例如与图2中6个高速缓冲存储器中的一个高速缓冲存储器的部 分相当。在此，所谓凸块(bump)就是用于对半导体集成电路装置从外部供给电源的电极， 也称为电源端子。图2表示关于模块1中包含的6个高速缓冲存储器其中之一的高速缓冲存储器 的、与上位层的凸块之间的位置关系。图中VSS、VDD分别表示VSS凸块、VDD凸块的位置。 所谓VSS凸块、VDD凸块，分别地一方为电源侧的端子(即正极)，另一方为接地侧的端子 (即负极)。而且，如图2所示，与各VSS凸块、VDD凸块的配置间隔相当的距离被称为凸块 间距。此外，如图2和图3所示，作为不同种类的凸块的VDD凸块和VSS凸块，以不同种 类的凸块彼此邻接的方式交替地排列，同一种类的凸块，例如VDD凸块彼此或VSS凸块彼此 不邻接。这是由于为了供给电源需要把正极和负极相互对应而设置。图3表示模块的上位层中的VSS凸块Bll B14、VDD凸块B21 B25的配置和下 位层的电源图案(pattern) VSS、VDD、Pll P15、P21 P25的配置。在此，分别地，在图中的最上位层上用圆表示VSS凸块、VDD凸块，图中在最下部， 分别将电源图案VSS、VDD表示为在纵横方向延展的细长的带状的图案。在上位层所设置的VSS凸块、VDD凸块和下位层的电源图案VSS、VDD通过通路(via)等相互电连接，因而通过上位层的VDD凸块、VSS凸块，对下位层的电源图案VSS、VDD 从外部供给电源。如图3所示那样，半导体集成电路装置的电源图案VSS、VDD针对上位层的VDD凸块、VDD凸块的凸块间距以一定间隔被配置多个。另一方面，对于半导体集成电路装置中的比电源图案VSS、VDD更下位层的高速缓 冲存储器等的设计，为了使半导体集成电路装置的芯片面积做得更小，每个高速缓冲存储 器的宏观尺寸(即该高速缓冲存储器整体的尺寸)被尽可能做得更小来设计。这样的设计方法由于使每个高速缓冲存储器省面积，所以可以称为有效的方法。但是若根据这样的设计方法，例如如图2所示那样，就会发生每个高速缓冲存储 器的宏观尺寸与上位层的VSS凸块、VDD凸块的凸块间距不符合的状况。也就是说，在图2的例中，如图所示，与上位层的VSS凸块、VDD凸块之间的位置关 系所表示的高速缓冲存储器的纵横方向各个长度(即宏观尺寸)比凸块间距的3倍大，4倍 小。另外，如图2所示，4个VSS凸块(图2中，与记载为VSS的矩形对应)和5个VDD凸块 (同样，与记载为VDD矩形对应)属于高速缓冲存储器。图4表示半导体集成电路装置中包含的各个高速缓冲存储器C1、C2的俯视图。而 且，在图4的构成中，以等间隔配置电源图案。图4的各高速缓冲存储器C1、C2中的电源图案与上述图3中的电源图案之间的关 系如以下所示。在图3的例中，为了容易理解上位层的凸块和电源图案之间的关系，表示了对各 个凸块设置了 2根电源图案的例。在图3的情况下，VSS凸块B14与2根电源图案P11、P12 对应，同样地VDD凸块B24和2根电源图案P21、P22对应。另一方面，与一个凸块对应的电源图案的数量一般比该例多。在图4的例中，和图 3的情况一样，2根电源图案与一个凸块B连接。而且在图4中将各电源图案VSS、VDD表示 为在图中上下方向延展的细长的带状的图案。而且，在图4中，和图3的情况一样，凸块B 中着色的一方表示VSS凸块，未着色的一方表示VDD凸块。另夕卜，图4中，针A、B、C、D分别表示在设置了电源图案VSS、VDD的层的更下位层 所设置的逻辑电路模块的输入输出端子。为了把这些针A、B、C、D与该半导体集成电路装 置的外部进行电连接，如图所示，以与各针A、B、C、D连接的方式设置了图中向下方向延展 的布线图案P151、P152。此处，在将高速缓冲存储器的内部的端子与高速缓冲存储器的外部连接时，需要 避开电源图案VSS、VDD、P111、P121、P112、P122等进行布线。另外，在为了高效率进行安装作业而采用了将逻辑电路的模块翻转展开的设计方 法的情况下，若考虑以在翻转展开后上位层的电源图案VSS、VDD和用于将高速缓冲存储器 的内部端子与上述高速缓冲存储器的外部连接的布线不短路的方式进行布线，则优选，在 各高速缓冲存储器中，用于将高速缓冲存储器的内部端子与上述高速缓冲存储器的外部连 接的布线相对于上位层的电源图案VSS、VDD的相对位置，针对其他高速缓冲存储器不变而 为一定，如此来配置用于将高速缓冲存储器的内部端子与上述高速缓冲存储器的外部连接 的布线。在此，在各个高速缓冲存储器的尺寸比凸块间距的3倍大比4倍小那样的情况下，假设上位层的VSS、VDD凸块的位置和下位层的各个高速缓冲存储器的位置之间的相对关 系，成为按高速缓冲存储器的每个而不同的位置关系。在此情况下，如图4所示，存在成为 上位层的电源图案VSS、VDD与高速缓冲存储器C1、C2之间的相对位置按高速缓冲存储器的 每个而不同的构成的情况。也就是说，在图4的例的情况下，在高速缓冲存储器Cl的针A、B的左侧存在电源 图案VSS、Plll和VDD、121。对此，在也与高速缓冲存储器Cl同样地配置了针A、B的的高 速缓冲存储器C2中，针A、B的左侧的电源图案VSS、P111、VDD、P121，与高速缓冲存储器Cl 相比，相对地向左侧偏移而被配置。另外，如上所述，为了以一定的间隔来配置上位层的电源图案VSS、VDD，在高速缓 冲存储器C2中，针A、B的右侧的电源图案VSS、P112、VDD、P122的位置，与高速缓冲存储器 Cl相比，与上述同样相对地向左侧偏移。在这种情况下，在对高速缓冲存储器C2进行与高 速缓冲存储器Cl同样的布线时，产生不理想的情况。也就是说，从高速缓冲存储器Cl的针A、B过来的布线图案P151、P152，如图所示 在高速缓冲存储器Cl的下端的附近被弯曲成钩状，其路径被向右侧移位。但是，在对高速 缓冲存储器C2的布线图案P161、P162按原样也采用本文档来自技高网...

【技术保护点】
一种半导体集成电路装置，包含多个各个都由逻辑电路的集合构成的单位，各个上述由逻辑电路的集合构成的单位，具有彼此共同的安装设计的内容，将每个上述由逻辑电路的集合构成的单位的纵向和横向的长度分别设为用于从外部对该半导体集成电路装置供给电源的电源端子间的间隔的偶数倍。

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：淋靖英，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]