电容元件及半导体器件制造技术

一种电容元件及具有该电容元件的半导体器件，该电容元件具有：第一梳状布线（１４ａ），其形成在基板（１０）上，并且具有第一梳齿；第二梳状布线（１４ｂ），其形成在基板上，并且具有以与第一梳齿对置的方式配置的第二梳齿；第一电极（１６ａ）及第二电极（１６ｂ），它们相互对置，它们相对置的面的方向是与第一梳齿及第二梳齿的长边方向交叉的方向；第一电介质层，其形成在第一电极和第二电极之间；第一电极与第一梳齿连接，第二电极与第二梳齿连接。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种电容元件及具有该电容元件的半导体器件。
技术介绍
在低通滤波器、RF (Radio-Frequency,高频)电路、AD转换器等电子设备中，电容 元件是重要的构成要素。近来，MIM(Metal-Insulator-Metal)电容元件作为电压特性和频率特性良好的电容元件引起了世人的关注。另外，以下是本专利技术的
技术介绍
。专利文献1 JP特开2002-124575号公报专利文献2 JP特表2003-529941号公报专利文献3 JP特表2003-530699号公报专利文献4 JP特表2003-536271号公报专利文献5 JP特开2005-108874号公报专利文献6 JP特开2006-128164号公报# # ^lJ i K 1 Jonghae Kim et al. , "3-Dimensional Vertical Parallel PlateCapacitors in an SOI CMOS Technology for Integrated RF Circuits，，， 2003Symposium on VLSI Circuits Digest of Technical Papers, pp.29-32, June2003o
技术实现思路
专利技术要解决的课题然而，被提出的电容元件的每单位面积的静电电容并不一定足够大。特别在低通 滤波器(low-pass filter)等中要求极大的静电电容。因此，提高每单位面积的静电电容 的技术备受期待。本专利技术的目的是提供能够提高每单位面积的静电电容的电容元件及具有该电容 元件的半导体器件。用于解决课题的手段根据本专利技术的一个观点，提供一种电容元件，其具有第一梳状布线，其形成在基 板上，并且具有第一梳齿；第二梳状布线，其形成在上述基板上，并且具有以与上述第一梳 齿对置的方式配置的第二梳齿；第一电极及第二电极，它们相互对置，它们相对置的面的方 向是与上述第一梳齿及上述第二梳齿的长边方向交叉的方向；第一电介质层，其形成在上 述第一电极和上述第二电极之间；上述第一电极与上述第一梳齿连接，上述第二电极与上 述第二梳齿连接。此外，根据本专利技术的另一观点，提供一种半导体器件，其具有在半导体基板上形成 的电容元件，上述电容元件具有第一梳状布线，其形成在基板上，并且具有第一梳齿；第 二梳状布线，在形成在上述基板上，并且具有以与上述第一梳齿对置的方式配置的第二梳齿；第一电极及第二电极，它们相互对置，它们相对置的面的方向是与上述第一梳齿及上述 第二梳齿的长边方向交叉的方向；第一电介质层，其形成在上述第一电极和上述第二电极 之间；上述第一电极与上述第一梳齿连接，上述第二电极与上述第二梳齿连接。专利技术效果根据本专利技术，第一电极及第二电极分别与在同一层上形成的第一梳状布线及第二 梳状布线连接。因此，构成第一电极的一部分的第η层导体插件与构成第二电极的一部分 的第η层的导体插件相互对置。此外，构成第一电极的一部分的第m层的导电层与构成第 二电极的一部分的第m层的导电层相互对置。因此，根据本专利技术，能够确保第一电极与第二 电极之间的大的静电电容。因此，根据本专利技术，能够使每单位面积的静电电容变得足够大。此外，根据本专利技术，第一电极和第二电极是交互地形成的，在从半导体基板的上方观察时，第一电极和第二电极整体排列成棋盘格状。因此，根据本专利技术，不仅能够确保第一 电极与第二电极之间的平行平板电容，也能够确保第一电极与第二电极之间的大的边缘电 容。因此，根据本专利技术，能够使每单位面积的静电电容变得足够大。此外，根据本专利技术，以在相对半导体基板垂直的方向上突出的方式形成有第一电 极和第二电极。因此，与在不同的层间绝缘膜上以相对层间绝缘膜的表面平行的方式形成 有第一电极和第二电极的情况相比，能够使第一电极与第二电极之间的间隔变得足够窄。 因此，根据本专利技术，能够提供每单位面积的静电电容大的电容元件。附图说明图1是示出了本专利技术的第一实施方式的半导体器件的立体图。图2是示出了本专利技术的第一实施方式的半导体器件的剖视图。图3是示出了本专利技术的第一实施方式的半导体器件的俯视图。图4是示出了本专利技术的第一实施方式的半导体器件的制造方法的工序图(其一)。图5是示出了本专利技术的第一实施方式的半导体器件的制造方法的工序图(其二)。图6是示出了本专利技术的第一实施方式的半导体器件的制造方法的工序图(其三)。图7是示出了本专利技术的第一实施方式的半导体器件的制造方法的工序图(其四)。图8是示出了本专利技术的第一实施方式的半导体器件的制造方法的工序图(其五)。图9是示出了本专利技术的第一实施方式的半导体器件的制造方法的工序图(其六)。图10是示出了本专利技术的第一实施方式的半导体器件的制造方法的工序图(其七)。图11是示出了本专利技术的第一实施方式的半导体器件的制造方法的工序图(其八)。图12是示出了本专利技术的第一实施方式的半导体器件的制造方法的变形例的工序 剖面图(其一)。图13是示出了本专利技术的第一实施方式的半导体器件的制造方法的变形例的工序 剖面图(其二)。图14是示出了本专利技术的第一实施方式的半导体器件的制造方法的变形例的工序 剖面图(其三)。图15是示出了本专利技术的第一实施方式的半导体器件的制造方法的变形例的工序剖面图(其四)。图16是示出了本专利技术的第一实施方式的变形例的半导体器件的剖视图。图17是示出了本专利技术的第二实施方式的半导体器件的立体图。图18是示出了本专利技术的第二实施方式的半导体器件的剖视图。图19是示出了本专利技术的第二实施方式的半导体器件的俯视图。图20是示出了本专利技术的第二实施方式的半导体器件的制造方法的工序图(其一)。图21是示出了本专利技术的第二实施方式的半导体器件的制造方法的工序图(其二)。图22是示出了本专利技术的第二实施方式的半导体器件的制造方法的工序图(其三)。图23是示出了本专利技术的第二实施方式的半导体器件的制造方法的工序图(其四)。图24是示出了本专利技术的第二实施方式的半导体器件的制造方法的工序图(其五)。图25是示出了本专利技术的第二实施方式的半导体器件的制造方法的工序图(其六)O图26是示出了本专利技术的第二实施方式的半导体器件的制造方法的工序图(其七)。图27是示出了本专利技术的第二实施方式的半导体器件的制造方法的工序图(其八)。图28是示出了本专利技术的第二实施方式的半导体器件的制造方法的工序图(其九)。图29是示出了本专利技术的第二实施方式的半导体器件的制造方法的工序图(其 十)。图30是示出了本专利技术的第二实施方式的半导体器件的制造方法的工序图(其 十一)。图31是示出了本专利技术的第二实施方式的半导体器件的制造方法的工序图(其 十二)。图32是示出了本专利技术的第二实施方式的变形例的半导体器件的剖视图。图33是示出了本专利技术的第三实施方式的半导体器件的立体图。图34是示出了本专利技术的第三实施方式的半导体器件的剖视图。图35是示出了本专利技术的第三实施方式的半导体器件的俯视图。图36是示出了本专利技术的第三实施方式的半导体器件的制造方法的工序图(其一)。图37是示出了本专利技术的第三实施方式的半导体器件的制造方法的工序图(其二)。 图38是示出了本专利技术的第三实施方式的半导体器件的制造方法的工序图(其三)。图39是示出了本专利技术的第三实施方式的半导体器件的制造方法的工序图(其四)本文档来自技高网...

【技术保护点】
一种电容元件，其特征在于，具有：第一梳状布线，其形成在基板上，并且具有第一梳齿，第二梳状布线，其形成在上述基板上，并且具有以与上述第一梳齿对置的方式配置的第二梳齿，第一电极及第二电极，它们相互对置，它们的相对置的面的方向是与上述第一梳齿及上述第二梳齿的长边方向交叉的方向，第一电介质层，其形成在上述第一电极和上述第二电极之间；上述第一电极与上述第一梳齿连接，上述第二电极与上述第二梳齿连接。

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：杉崎刚，仓田创，
申请(专利权)人：富士通微电子株式会社，
类型：发明
国别省市：JP[日本]