在本发明专利技术的一个实施例中，提供存储器集成电路，包括：地址解码器，用于选择性地访问存储器阵列内的存储器单元；模式寄存器，其具有存储使能位和至少一个子通道选择位的位存储电路；以及控制逻辑电路。控制逻辑电路耦合到多条地址信号线、地址解码器以及模式寄存器。响应于使能位和至少一个子通道选择位，控制逻辑电路选择一条或多条地址信号线，以捕获独立地址信息，来支持对存储器阵列的独立子通道存储器访问。控制逻辑电路将独立地址信息耦合进地址解码器中。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例通常涉及存储器体系结构，并且尤其涉及在存储 器控制器和系统存储器之间的存储器通道。
技术介绍
在采用均匀或统一存储器访问的存储器体系结构(有时称为统一存储器体系结构(UMA))中，处理器和图形控制器共享系统存储器以 降低成本。典型地，可以优化UMA存储器体系结构来处理从处理器 到系统存储器的存储器请求(读/写访问)。典型的UMA存储器体系 结构令图形控制器所提出的存储器请求做出让步。现今，图形性能变 得更加重要，以支持三维(3D)以及更高的分辨率。在典型的UMA存储器体系结构中，高速缓冲存储器使用固定的 六十四(64)字节高速缓存线，以既支持处理器所提出的存储器请求又 支持图形控制器所提出的存储器请求。UMA存储器体系结构中典型 的存储器控制器具有一个或两个存储器通道。每个存储器通道与每个 存储器模块共享地址总线中的所有地址线，以便执行读或写访问。典 型的存储器通道中的数据总线典型地是六十四(64)位宽，使得在同一 时间从存储器访问给定地址的八(8)字节连续数据。数据总线的位可 以以不同方式路由到存储器模块，这取决于存储器的类型和所利用的 存储器大小。虽然处理器典型地使用从存储器访问的所有64位连续数据，但 图形控制器却典型地不可以。当在UMA存储器体系结构中图形控制 器提出存储器请求时，可能丢弃大量的连续数据。因而，在典型的 UMA存储器体系结构中，图形控制器所发布的存储器请求可能会低 效率地使用存储器通道的宽度。附图说明本专利技术实施例的特征将从下面的详细描述中变得显而易见，其中 图1A示出可以禾,本专利技术实施例的典型计對几系统的框图； 图IB示出可以禾,本专利技术实施例的客户端/服务器系统的框图； 图2A示出可以禾IJ用本专利技术实施例的第一处理单元的框图； 图2B示出可以禾,本专利技术实施例的第二处理单元的框图； 图3A示出耦合到一对齡者抱括四个存储器子鹏的存储器通道的 存储，制块的高级框图；图3B示出在存储鹏希峡中的存储器控制器的详细框亂该存储器控制土央耦合到高速缓冲存储器和一对包括多^KS)子鹏的存储器通道；图4A是示出i顿线性存储器访问将视频显示器上的像素ffiii没有子通道的存储器 到存储器访问的图；图4B是示出将视频显示器上的像素Mil具有支持微瓦片存储器访问的两^T通道的存储器通道,到存储器访问的图；图4C是示出纟斜见频显示器上的像素M:具有支持微瓦片存储器访问的四^T通道的存储器il3tB，到存储器访问的图；图5A是示出通过六十四位宽存储器通道的统性六十四字节存储器访 问的图；图5B是示出MM—对三十二位宽存储器子ffiit的一对三十二字节存储 器访问的3te子ilil存储器i方问的图；图5C是示出M四什六位宽存储器子鹏的四付六字节存储器访 问的独泣子3I3t存《诸器访问的图；图6示出存储:^JIii的iMl:信号线位^t;图7A示出将多芯片存储器模±央耦合到安装在主印刷电路板上的连接 器的框图；图7B示出駄姓印刷电路fch的存储離制器和多个存储器芯片的 框图；图8示出支^31存储器子iffit的微瓦片存储器访问的存储^^电 路的框图9A示出用于十六位宽存储器子通道和十六字节存储器访问的耦合 至U模式寄存器的地皿载逻辑电路的示意图；图9B示出用于三十二位宽存储器子ilil和三十二字节存储器访问的耦 合到模式寄存器的地址过载逻辑电路的示意图；图9C示出用于三十二位宽存储器子]M和三十二字节存储器访问的搅 和(swizzle)逻辑电路的示意图；图9D示出将图9B的地址过载逻辑电路和图9C的搅和逻辑电路组合 在一起用于三十二位宽存储器子通道和三十二字节存储器访问的简单化逻 辑电路的示意图；图10示出一种用于存储器集成电J^Mf共微瓦片存储器访问的方法的流 程图。附图中类似的附图标己和标号指示掛共相似功能的类似元件。具体实施方式在下面对本专利技术实施例的详细描述中，提出各种具体细节，以便 提供对本专利技术的透彻理解。然而，本领域技术人员显而易见的是，没 有这些具体细节也可以实现本专利技术的实施例。在其它实例中，没有详 细地描述已知的方法、程序、组件以及电路，使得本专利技术实施例的各 个方面不会变得模糊。集成图形计算机系统的存储器效率典型地局限于高速缓存线的 大小。由于图形处理器一次操作一个或几个像素或纹理像素，因此经 常用于图形的理想存储器访问大小是四到十六字节的数据。然而， UMA存储器体系结构优化为64字节高速缓存线，以优化处理器存储 器的效率。用64字节高速缓存线，平均来说，图像控制器提出的存 储器请求导致大量从存储器取走的而图形控制器永远不会使用的数 据。未使用的数据可以称为过取(over-fetch)。包括微瓦片的本专利技术实施例降低了来自图形控制器的存储器请 求的过取，同时在具有集成图形控制器的UMA存储器体系结构中保 持了处理器的高速缓存线要求。通常，微瓦片包括新的存储器体系结 构和新的存储器控制器体系结构。当描述新的存储器控制器体系结构时，该申请的焦点在于支持微瓦片的新的存储器体系结构。为了支持 微瓦片存储器体系结构，新的存储器子系统提供独立的在存储器通道 内的子通道存储器访问。这些对存储器的独立子通道存储器访问可以称为微瓦片(micro-tile)或微瓦式(micro-tiled)存储器访问，并且通常称 为微瓦片(micro-tiling)。简言之，微瓦片使存储器请求能够由针对存储器的不连续区域或 区块(chimk)的较小请求组成。微瓦片存储器体系结构允许读和写存储 器取操作在大小和结构上基于请求者的需求而变化。为了正确地识别 较小区块，由微瓦式存储器控制器向系统存储器提供额外的地址信 息。例如，在本专利技术的一个实施例中，六十四位宽存储器通道(物理 位宽)可以分成四个十六位宽子通道。在该实施例中，六十四字节存 储器访问(存储器通道的逻辑字节宽度)包括四个不连续的十六字节 区块(假设存储器事务是包括8个传送的突发)。每个子通道使用某 唯一地址信息。图3A是四个十六位子通道，每个具有某唯一地址信 息的示范性实施例。微瓦片存储器体系结构的其它实现能够改变每个 子通道的大小和每个子通道内所提供的独立地址线的数量。有几种可用来向存储器阵列的每个子通道提供额外的独立地址 信息的方法，包括通过从存储器控制器到存储器集成装置布置新的专 用线路来提供额外的地址线，或者将存储器模块中布置的未使用的纠 错码(ECC)信号线改用成额外的地址线。还可以在典型的非使用周期 期间，诸如当将列地址写入存储器集成电路时的存储器周期期间，通 过过载预先存在的地址信号线来提供独立的额外地址信息。在这种情 况下，微瓦片支持能够在存储器模块中实现，并且仍然向预先存在的 存储器模块实施方式提供后向兼容性。在本专利技术的实施例中这些方法 可以单独地或者结合地使用，以通过想要数量的地址线(包括任何额 外的地址线)来提供额外地址信息。在本专利技术的一个实施例中，额外地址信号线通过母板布线到存储 器集成电路，以支持微瓦片和微瓦片式存储器访问。新的地址信号线 是从存储器控制器通过母板布线到存储器集成电路装置的专用地址 线。在本专利技术的又一实施例中，额外地址信号线通过母板布置到新的连接器，并且将具有新的引脚分配(引出线)的新的存储器模块插入本文档来自技高网...
【技术保护点】
一种存储器集成电路，包括：地址解码器，用于选择性地访问存储器阵列内的存储器单元；模式寄存器，包括存储使能位和至少一个子通道选择位的位存储电路；以及控制逻辑电路，其耦合到多条地址信号线、所述地址解码器以及所述模式寄存器，响应于所述使能位和所述至少一个子通道选择位，所述控制逻辑电路选择所述多条地址信号线中的一条或多条来捕获独立地址信息，以支持对所述存储器阵列的独立子通道存储器访问，所述控制逻辑电路将所述独立地址信息耦合到所述地址解码器中。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：P麦克威廉姆斯，J秋山，D加贝尔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]
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