共享运算放大器的乘法数字模拟转换电路制造技术

本发明专利技术涉及数字信号处理技术领域，公开了一种运放共享的ＭＤＡＣ电路，该电路包括：第一级ＭＤＡＣ电路，用于对接收自外部的差分信号ｉｎ１和ｉｎ２进行余差放大，将得到的差分信号ｏｕｔ１和ｏｕｔ２输出给第二级ＭＤＡＣ；第二级ＭＤＡＣ电路，用于对接收自第一级ＭＤＡＣ的差分信号ｏｕｔ１和ｏｕｔ２进行余差放大，并在不交叠的另一时钟相将得到的差分信号在同一对差分节点ｏｕｔ１和ｏｕｔ２输出。本发明专利技术同时公开了一种应用运放共享乘法数字模拟转换电路的流水线ＡＤＣ。利用本发明专利技术，实现了对传统运放共享ＭＤＡＣ电路的改进，在与传统运放共享ＭＤＡＣ电路具有相同功耗优化的同时提高运放共享ＭＤＡＣ电路的精度和速度。

【技术实现步骤摘要】

本专利技术涉及数字信号处理
，尤其涉及一种运放共享的乘法数字模拟转换电路(Multiplying Digital to Analog Circuit, MDAC)，以及应 用该MDAC电路的流水线模数转换器(Analog to Digital Circuit, ADC)。
技术介绍
目前，随着数字信号处理技术在通信领域的广泛应用，高速调制解调 器、宽带有线与无线通讯系统对中等精度、高速模数转换器的需求越来越 大。在各种结构的ADC中，流水线ADC以其在速度、功耗和面积方面特 有的折中优势而被广泛采用。如图1所示，图1为传统的流水线ADC的结构示意图。它由前端采 样/保持(S/H)电路、若干个子级(STAGE1、 STAGE2、 、 STAGEk-l、FLASH)、延时同步寄存器阵列和数字纠错模块组成。在图1中，除前端 S/H电路和最后一级的低位快闪式ADC(艮卩FLASH)外，其余各级(STAGE 1、STAGE2、……、STAGEk-l)均包含S/H电路、子数模转换器(SubDAC)、 子模数转换器(SubADC)、减法器和余差放大器。如图2所示，图2为传 统的流水线ADC结构中各子级的结构示意图。在图2中，phi和ph2是两相不交叠时钟，奇数级用phi来控制采样， 偶数级和前端S/H电路用ph2来控制采样，即相邻两级的控制时钟相是相 反的。 一般将图2所示子级中的S/H电路、子数模转换器、减法器和余差 放大器合为MDAC。流水线ADC是在两相不交叠时钟控制下，使流水线ADC中的前端 S/H电路和各流水线子级在釆样相和放大相之间交替工作来完成转换的。 输入信号首先由前端S/H电路进行采样，在保持阶段，所保持的信号由 STAGE1中的子模数转换器处理，产生B,+r,位数字码，该数字码被送入 延时同步寄存器阵列的同时送入STAGE1中的子数模转换器重新转换为模拟信号，并在减法器中与原始的输入信号相减，相减的结果被称为余差，这个余差信号在余差放大器中乘以2"，再被送入STAGE2进行处理，该 过程重复一直到STAGE k-l级，最后一级仅进行模数转换，产生Bk位数 字码送入延时同步寄存器阵列，不进行余差放大。各级所产生的数字码经 过延时同步寄存器阵列进行延时对准，然后经数字纠错模块进行纠错处理 后输出最终的数字码。高速高精度流水线ADC需要高速高精度的余差放大器，这对进行余 差放大的运放提出了较高的要求，而对运放的精度和速度要求越高，运放 的功耗越大，因此在运放功耗一定的条件下，减少运算放大器的个数对于 减小整个ADC的功耗是非常有效的。传统的MDAC电路如图3所示，图3为传统的MDAC电路的结构示 意图。在图3中，phl和ph2表示两个不交叠的时钟相，phle比phl稍微 提前打开，phl和phle控制的开关导通时为采样相，ph2控制的开关导通 时为放大相。可以看到，运放在采样相处于复位状态，只在放大相工作。 利用运放在采样相不工作的特点，运放共享技术在时钟相相反的两级共用 一个运放，使得运放在两个时钟相一直处于工作状态，从而使运放的数目 减少了一半。传统的运放共享MDAC电路如图4所示，图4为传统的运放共享 MDAC电路的结构示意图。在图4中，时钟信号ph2e比ph2稍微提前打 开，inl是时钟相phi MDAC的输入电压，在时钟相ph2 MDAC的输入 电压为上一相的输出。这个电路存在的主要问题有两个 一是由于运放始 终处于工作状态，运放输入端的寄生电容保存了上一相的信息，尤其当运 放的增益和带宽都比较大的时候运放输入端寄生电容很大，严重影响了 MDAC的精度；二是当MDAC电路处于放大相时，与输入端串连的开关 (即图中phl禾B ph2控制的开关switchl和switch2)的导通电阻影响了 MDAC的速度。
技术实现思路
(一)要解决的技术问题 有鉴于此，本专利技术的一个目的在于提供一种运放共享的MDAC电路，以实现对传统运放共享MDAC电路的改进，在与传统运放共享MDAC电 路具有相同功耗优化的同时提高运放共享MDAC电路的精度和速度。本专利技术的另一个目的在于提供一种流水线模数转换器，以将上述运放 共享的MDAC电路应用到流水线模数转换器中。(二)技术方案为达到上述一个目的，本专利技术提供了一种运放共享的乘法数字模拟转换电路，该电路包括第一级乘法数字模拟转换(MDAC)电路，用于对接收自外部的差分 信号inl和in2进行余差放大，将得到的差分信号outl和out2输出给第二 级MDAC;第二级MDAC电路，用于对接收自第一级MDAC的差分信号outl 和out2进行余差放大，并在不交叠的另一时钟相将得到的差分信号在同一 对差分节点outl和out2输出。上述方案中，所述第一级MDAC电路包括第一差分开关电容单元、 第二差分开关电容单元和一时钟控制的双输入端运放，所述第一差分开关 电容单元、第二差分开关电容单元和一时钟控制的双输入端运放共同实现 差分信号inl和in2的采样和余差放大。上述方案中，所述第一级MDAC电路的输入为phl相的inl和in2， 输出为ph2相的outl和out2， Csl、 Cfl的上极板和Cs2、 Cf2的上极板分 别接到节点opinl、 opin2上;在phl相，节点叩inl、 opin2接共模，inl 和in2分别被接到电容Csl、 Cfl和Cs2、 Cf2的底极板进行采样；在ph2 相，Cfl和CG的底极板分别接到outl和out2， Csl和Cs2的底极板分别 接DAC1的输出。上述方案中，所述第二级MDAC电路包括第三差分开关电容单元和 一时钟控制的双输入端运放，所述第三差分开关电容单元与时钟控制的双 输入端运放共同实现差分信号outl和out2的采样和余差放大。上述方案中，所述第二级MDAC电路的输入为ph2相的outl和out2， 输出为phl相的outl和out2， Csl—2、 Cfl—2的上极板和Cs2—2、 Cf2—2的 上极板分别接到节点opinl—2、opin2—2上；在ph2相，节点opinl—2、opin2—2接共模，outl和out2分别被接到电容Csl—2、 Cfl—2和Cs2—2、 Cf2—2的 底极板进行采样；在ph2相，Cfl—2和Cf2—2的底极板分别接到outl和 out2， Csl一2和Cs2一2的底极板分别接DAC2的输出。上述方案中，所述第一级MDAC电路和第二级MDAC电路共用一时 钟控制的双输入端运放。上述方案中，所述时钟控制的双输入端运放采用时钟控制的双输入端 折叠型运放，或采用时钟控制的双输入端折叠型增益提升运放。上述方案中，所述时钟控制的双输入端折叠型运放或时钟控制的双输 入端折叠型增益提升运放具有两对完全相同的输入，当处于phl相时，输 入对管M1和M2工作，而opinl和opin2接到共模点进行复位，Mph2断 开，没有电流流过M3和M4;当处于ph2相时则相反，输入对管M3和 M々工作，而opinl—Z和opin2—2接到共模点进行复位，Mphl断开，没有 电流流过M1和M2。为达到上述另一个目的，本专利技术提供了一种应用运放共享乘法数字模拟转换电路的流水线模数转换器，该流水线模数转换器包括前端采本文档来自技高网...

【技术保护点】
一种运放共享的乘法数字模拟转换电路，其特征在于，该电路包括：第一级乘法数字模拟转换ＭＤＡＣ电路，用于对接收自外部的差分信号ｉｎ１和ｉｎ２进行余差放大，将得到的差分信号ｏｕｔ１和ｏｕｔ２输出给第二级ＭＤＡＣ；第二级ＭＤＡＣ电路，用于对接收自第一级ＭＤＡＣ的差分信号ｏｕｔ１和ｏｕｔ２进行余差放大，并在不交叠的另一时钟相将得到的差分信号在同一对差分节点ｏｕｔ１和ｏｕｔ２输出。

【技术特征摘要】

【专利技术属性】
技术研发人员：郑晓燕，周玉梅，仇玉林，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11[中国|北京]