通过对掩膜拐角圆化效果进行建模来改进工艺模型准确度制造技术

一个实施例提供用于确定对掩膜拐角圆化（ＭＣＲ）效果进行建模的改进的工艺模型的系统和技术。在操作期间，系统可以接收掩膜布局和通过将光刻工艺应用于掩膜布局来生成的工艺数据。系统也可以接收可以包含成组ＭＣＲ分量的未校准的工艺模型。接着，系统可以标识掩膜布局中的成组拐角。系统然后可以在成组拐角的邻近处修改掩膜布局以获得修改的掩膜布局。备选地，系统可以确定成组掩膜层。接着，系统可以通过使用修改的掩膜布局和／或成组掩膜层以及工艺数据校准未校准的工艺模型来确定改进的工艺模型。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体设计和制造。更具体而言，本专利技术涉及通过对掩膜拐角圆化(MCR)效果进行建模来改进工艺模型准确度。
技术介绍
计算技术的快速进步已经使得有可能对有时多达百万兆字节的 数据集进行每秒万亿次计算运算。这些进步可以归功于使得有可能 将数以千万计的器件集成到单个芯片上的半导体制造技术的巨大改进。半导体制造技术通常包括涉及到复杂的物理和化学相互作用的 多个工艺。由于几乎不可能发现用以对这些复杂互作用的表现进行 预须'j的精确定则，所以研究者通常使用与经验数据拟合的工艺模型 以预测这些工艺的表现。工艺模型可以在设计半导体芯片期间使用 于多个应用中。何如，工艺模型普遍用于对布局进行校正以补偿半 导体制造工艺的不期望的效果。工艺模型的不准确可能负面地影响下游应用的功效。例如，工 艺模型的不准确可能减少光学邻近校正(OPC)的功效。随着半导体集成密度持续以指数速率增长，工艺模型的准确度变得越来越重 要。因此，期望提高工艺模型准确度。
技术实现思路
本专利技术的实施例提供用于确定对掩膜拐角圆化效果进行建模的 改进的工艺模型的系统和技术。通常通过将内核系数与工艺数据拟 合或者校准来确定工艺模型。通常通过将正在建模的半导体制造工 艺应用于掩膜布局来生成工艺数据。本专利技术的 一个实施例可以在成组拐角的邻近处修改掩膜布局并 且在工艺模型校准期间使用修改的掩膜布局。备选地， 一个实施例 可以确定成组掩膜层。掩膜层之一可以是掩膜布局本身，或者它可 以包含掩膜布局中的基本上所有图案。其他掩膜层可以包含与掩膜 布局中的拐角有关的图案。实施例可以使用成组掩膜层来校准工艺模型。 附图说明图1图示了根据本专利技术一个实施例的在设计和制作集成电路时 的各种步骤。图2图示了根据本专利技术一个实施例的典型光学系统。 图3A图示了根据本专利技术一个实施例的掩膜布局的一部分。 图3B图示了根据本专利技术一个实施例的光刻掩膜。 图4呈现了对根据本专利技术 一个实施例的用于确定对于MCR效果 进行建模的工艺模型的单层方式进行图示的流程图。图5A图示了根据本专利技术一个实施例的在掩膜布局中的成组拐角。图5B-5F图示了根据本专利技术一个实施例可以如何在成组拐角的邻近处修改掩膜布局。图6呈现了对根据本专利技术 一个实施例的用于确定对于MCR效果进行建模的工艺模型的多层方式进行图示的流程图。图7A-7B图示了根据本专利技术一个实施例的成组掩膜层。图8A图示了根据本专利技术一个实施例的外拐角掩膜层。图8B图示了根据本专利技术一个实施例的内拐角掩膜层。图9呈现了对根据本专利技术一个实施例的用于确定改进的工艺模型的过程进行图示的流程图。图10图示了根据本专利技术一个实施例的计算机系统。图11图示了根据本专利技术一个实施例可以如何存储工艺模型。具体实施方式集成电路(IC)设计流程图1图示了根据本专利技术一个实施例的在设计和制作集成电路时 的各种步骤。该过程通常^U吏用EDA软件设计过程(步骤110)来实现的产 品想法(步骤100)开始。 一旦设计定稿，通常交付(tap-out)(事 件140)该设计，并且该设计经过制作工艺(步骤150)以及封装和 组装工艺(步骤160)以产生成品芯片(结果170)。EDA软件设计过程(步骤110)包括下文仅出于示例目的而描 述的而且并非用来限制本专利技术的步骤112-130。例如，实际集成电路 设计可能要求设计者在与下述序列不同的序列中进行设计步骤。系统设计(步骤112):在这一步骤中，设计者描述他们想要实 施的功能。他们也可以进行如果-怎么样(what-if)规划以精化功能、 检验成本等。硬件-软件架构划分可以出现在这一阶^歐。可以在这一 步骤使用的来自Synopsys公司的示例性EDA软件产品包括Model Architect, Saber 、 System Studio禾口 DesignWare⑧产口口口 。逻辑设计和功能验证(步骤114):在这一阶段，编写用于系统 中的才莫块的VHDL或者Verilog代码，并且4企验该设计的功能准确度。 具体而言，检验该设计以保证它产生正确输出。可以在这一步骤使用的来自Synopsys公司的示例性EDA软件产品包括VCS 、 Vera 、 DesignWare 、 Magellan 、 Formality 、 ESP和Leda⑧产品。合成和测试设计(步骤116):这里，VHDL/Verilog转译成网 表。可以针对目标技术优化网表。此外，可以设计和实施测试以检 验成品芯片。可以在这一步骤使用的来自Synopsys公司的示例性 EDA软件产品包括Design Compiler 、 Physical Complier 、 Test Compiler 、 Power CompilerTM 、 FPGA Compiler 、 TetraMAX 和 DesignWare⑧产品。网表验证(步骤118):在这一步骤中，检验网表与时序约束的 相符性和与VHDL/Verilog源码的对应性。可以在这一步骤使用的来自 Synopsys公司的示例性EDA软件产品包括Formality 、 PrimeTime⑧和VCS⑧产品。设计规划(步骤120):这里，构造和分析用于芯片的整个平面 图以便进行定时和顶级布线。可以在这一步骤4吏用的来自Synopsys 公司的示例性EDA软件产品包括Astro 和IC Compiler产品。物理实施(步骤122):在这一步骤进行布置(对电路元件的定 位)和布线(对电路元件的连接)。可以在这一步骤使用的来自 Synopsys公司的示例性EDA软件产品包括Astro 和IC Compiler产品。分析和提取(步骤124):在这一阶段，在晶体管级验证电路功 能，这又允许如果-怎么样的精化。可以在这一步骤使用的来自 Synopsys公司的示例性EDA软件产品包括AstroRailTM、 PrimeRail、 PrimeTime⑧和Star-RCXTTM产品。物理验证(步骤126):在这一步骤中，检验设计以保证制造、 电问题、光刻问题和电^^的正确性。可以在这一步骤使用的来自 Synopsys公司的示例性EDA软件产品包括Hercules 产品。解析度增强(步骤128):这一步骤涉及到对布局的几何形状操 控以提高设计的可制造性。可以在这一步骤使用的来自Synopsys 乂> 司的示例性EDA软件产品包括Proteus/Progen、ProteusAF和PSMGen 产品。掩膜数据预备(步骤130):这一步骤提供用于产生掩膜以产生 成品芯片的"交付"数据。可以在这一步骤使用的来自Synopsys公司 的示例性EDA软件产品包括CATS 系列产品。可以在 一 个或者多个上述步骤期间使用本专利技术的实施例。具体 而言，可以在解析度增强步骤128期间利用本专利技术的一个实施例。工艺模型工艺模型对通常涉及到复杂的物理和化学相互作用的一个或者 多个半导体制造工艺的表现进行建模。通常通过将内核系数与经验10数据拟合或者校准来确定工艺模型。通常通过将正在建模的半导体 制造工艺应用于一个或者多个测试布局来生成经验数据。例如，光 刻工艺可以用来在晶片上印刷测试布局。接着，可以在蚀刻工艺之 前和/或之后通过测量晶片上的特征的关键尺度(CD)来获得经验数本文档来自技高网...

【技术保护点】
一种用于确定对掩膜拐角圆化效果进行建模的改进的工艺模型的方法，所述方法包括：　接收掩膜布局；　接收通过将光刻工艺应用于所述掩膜布局而生成的工艺数据；　接收未校准的工艺模型；　标识所述掩膜布局中的成组拐角；　在所 述成组拐角的邻近处修改所述掩膜布局，以获得修改的掩膜布局，其中对所述掩膜布局的修改与掩膜拐角圆化效果有关；以及　通过使用所述修改的掩膜布局和所述工艺数据校准所述未校准的工艺模型，确定所述改进的工艺模型。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：J黄，Cc库奥，LS梅尔文三世，
申请(专利权)人：新思科技有限公司，
类型：发明
国别省市：US[美国]