目的在于提供一种可在不产生噪声及串扰的情况下提高芯片之间的传输速率的半导体装置。为此，在存储装置芯片（２０）和ＡＳＩＣ（３０）中的用于实现芯片彼此之间的连接的每个连接焊盘（２１、３１）的正下方，分别配设有作为输入输出电路的输入电路（２７、３７）和输出电路（２６、３６），并将它们排列成阵列状或格子状，将存储装置芯片（２０）和ＡＳＩＣ（３０）相面对地安装在布线芯片的两面上。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及将至少两个半导体芯片相互电连接的半导体装置。
技术介绍
近年来，随着LSI的大规模化及工艺的复杂化，将不同种类的半导 体芯片容纳在一个封装内的所谓SIP (System in Package:系统级封装) 方法正在不断普及。利用该方法，还能够促进与其他公司的半导体芯片 的混装以及与光/机械等不同种类的半导体芯片的混装等的多功能化。例如在专利文献1或专利文献2中公开了这种以往的SEP技术。这 种以往的SIP例如层叠两个不同的半导体芯片，将它们堆叠配置在引线 框上。目卩，在SIP中，将半导体芯片安装在引线框上，进而半导体芯片 被安装在芯片上。然后，在该SIP中，利用接合线从芯片的接合焊盘接 合到引线框上。然后，在SIP中，再利用接合线从芯片的接合焊盘接合 到引线框上。由此能够实现高密度的半导体集成电路芯片的安装。另外，作为其他现有技术的例子，存在像CSP (Chip Size Package: 芯片尺寸封装)及倒装芯片这样，可通过如下方式来实现高密度的半导 体芯片安装的方法，即在半导体芯片上，在进行追加布线后生成焊锡、 金或铜的凸点，然后与基板压接起来。另外，关于这些封装方法中半导体芯片之间的电连接，例如非专利 文献所示，公开了这样的方法，即通过微凸点(micro bump)将排列在 半导体芯片周围的连接焊盘彼此连接。专利文献l:日本特开2004-134715号公报专利文献2:日本特开2003-007960号公报非专禾!j文献3 : 2004 IEEE International Solid-State Circuits Conference(ISCC 2004/SESSION 7/TD:SCALINF TRENDS〃.5) 「A 160Gb/s Interface Design for Multichip LSI」p. 140 141包含上述非专利文献3在内，要求在上述封装中的半导体芯片之间， 进一步提高总线之间的传输速率。但是，在提高半导体芯片之间的传输 速率(总线之间的传输速率)时，如果频率上升，则会产生噪声或者产 生连接布线的串扰等。
技术实现思路
因此，本专利技术的目的在于，提供一种能在不产生噪声及串扰的情况 下，提高芯片之间的传输速率的半导体装置。 上述课题是通过以下手段来解决的。艮P，本专利技术的半导体装置的特征在于，该半导体装置具有布线芯 片，其具有贯穿芯片厚度方向的多个贯穿电极；第1半导体芯片，其具 有在该第1半导体芯片的主面上排列成阵列状的第1连接焊盘组，并且 该第1半导体芯片还具有第1输入输出区域，在该第1输入输出区域中， 针对该第1连接焊盘组中的每个焊盘，在相应焊盘的正下方配设有与该 焊盘电连接的第1输入输出电路，并且所述第1输入输出电路与相应焊 盘一起排列成阵列状；以及第2半导体芯片，其具有在该第2半导体芯 片的主面上排列成阵列状的第2连接焊盘组，并且该第2半导体芯片还 具有第2输入输出区域，在该第2输入输出区域中，针对该第2连接焊 盘组中的每个焊盘，在相应焊盘的正下方配设有与该焊盘电连接的第2 输入输出电路，并且所述第2输入输出电路与相应焊盘一起排列成阵列 状，第1半导体芯片和第2半导体芯片分别安装在所述布线芯片的第1 主面和第2主面上，使得所述第1输入输出区域与所述第2输入输出区 域隔着所述布线芯片对置，并且所述第1连接焊盘组的各焊盘与所述第2 连接焊盘组的各焊盘分别借助所述多个贯穿电极中的各个贯穿电极而电 连接。在本专利技术的半导体装置中，采用了这样的半导体芯片，S卩该半导 体芯片针对用于与外部连接的每个连接焊盘都配设有输入输出电路，并且将它们排列成阵列状。该半导体芯片能够实现多比特的i/o阵列(由排列成阵列状的单元区域(单元区域包含输入输出电路)构成的输入输出区域)，例如可具有256 4096比特的比特范围。因此，不需要提高频率， 即能在不产生噪声及连接布线的串扰等的情况下，极大地改善总线之间 的传输速率。而且，以彼此的I/O阵列(输入输出区域)相面对、且借助贯穿电 极而电连接的方式，将两个这种具有i/o阵列(输入输出区域)的半导体 芯片分别安装在布线芯片的第1主面和第2主面上。因此，使两个半导 体芯片的I/0阵列(输入输出区域)彼此之间的距离达到最短，并且作为 布线的贯穿电极的长度(布线芯片的厚度方向的长度)实质上也与该距 离相等，实现了最短连接，从而能够进一步改善总线之间的传输速率。这里，所谓"输入输出电路"，不仅包含具有信号的输入和输出这两 方面功能的电路，还包含单独具有输入功能的电路和单独具有输出功能 的电路。即，这表示也可以采用这种结构配设输入电路的连接焊盘为 输入专用的连接焊盘，配设输出电路的连接焊盘为输出专用的连接焊盘， 按功能独立设置输入/输出，从而通过连接焊盘组整体来进行输入输出。此外，在本专利技术的半导体装置中，作为第1半导体芯片，例如可以 采用具有存储单元的存储装置芯片，所述存储单元每次按规定比特并行 进行信号的输入输出。另外，作为第2半导体芯片，例如可以采用专用 逻辑电路芯片，该专用逻辑电路芯片每次按规定比特并行进行与存储装 置芯片之间的信号的输入输出。当然，不限于专用逻辑电路芯片，也可 以采用普通的逻辑电路芯片。此外，在本专利技术的半导体装置中，可以构成为在所述第1半导体芯片的主面上设有第1电源用焊盘组，该第1电源用焊盘组处于离所述第1半导体芯片的最外周最近的位置上，在所述第2半导体芯片的主面 上设有第2电源用焊盘组，该第2电源用焊盘组处于离所述第2半导体 芯片的最外周最近的位置上。作为相邻焊盘(或凸点)之间容易短路的 最接近半导体芯片的最外周位置处的焊盘，通过配设电源用焊盘，能够 得到防止了芯片之间的连接不良的半导体装置。根据本专利技术，能够提供一种可在不产生噪声及串扰的情况下，提高5芯片之间的传输速率的半导体装置。 附图说明图1是表示第1实施方式的半导体装置的概略剖视图。 图2是表示第1实施方式的布线芯片的俯视图。图3是表示第1实施方式的存储装置芯片的俯视图。 图4是表示第1实施方式的ASIC的俯视图。图5是用于说明第1实施方式的半导体装置芯片之间的连接的概念图。图6是表示第2实施方式的半导体装置的概略剖视图。图7A是表示第2实施方式的布线芯片的第1主面的俯视图。图7B是表示第2实施方式的布线芯片的第2主面的俯视图。图8是表示第2实施方式的存储装置芯片的俯视图。图9是表示第2实施方式的ASIC的俯视图。标号说明10布线芯片；10A第l主面；10B第2主面；IIA连接焊盘；11B连接焊盘；IIA、 11B连接焊盘；12A电源用焊盘；12B外部连接用焊 盘；14贯穿电极；20存储装置芯片；21连接焊盘；24输入输出区域； 25单元区域；26输出电路；27输入电路；28存储器单元区域；30ASIC; 31连接焊盘；32电源用焊盘；34输入输出区域；35单元区域；36输 出电路；37输入电路；38逻辑电路；40凸点；41底部填充树脂；42接 合线；50层叠芯片；60半导体封装基板；61焊盘；100、 101半导体 装置。具体实施例方式下面说明本专利技术的可应用的实施方式。以下说明用于说明本专利技术的 实施方式，本专利技术不限于以下实施方式。为了使说明明确，在以下本文档来自技高网...
【技术保护点】
一种半导体装置，具有： 布线芯片，其具有贯穿芯片厚度方向的多个贯穿电极； 第１半导体芯片，其具有在该第１半导体芯片的主面上排列成阵列状的第１连接焊盘组，并且该第１半导体芯片还具有第１输入输出区域，在该第１输入输出区域中，针对该第 １连接焊盘组中的每个焊盘，在相应焊盘的正下方配设有与该焊盘电连接的第１输入输出电路，并且所述第１输入输出电路与相应焊盘一起排列成阵列状；以及 第２半导体芯片，其具有在该第２半导体芯片的主面上排列成阵列状的第２连接焊盘组，并且该第２半导 体芯片还具有第２输入输出区域，在该第２输入输出区域中，针对该第２连接焊盘组中的每个焊盘，在相应焊盘的正下方配设有与该焊盘电连接的第２输入输出电路，并且所述第２输入输出电路与相应焊盘一起排列成阵列状， 第１半导体芯片和第２半导体芯片分别 安装在所述布线芯片的第１主面和第２主面上，使得所述第１输入输出区域与所述第２输入输出区域隔着所述布线芯片对置，并且所述第１连接焊盘组的各焊盘与所述第２连接焊盘组的各焊盘分别借助所述多个贯穿电极中的各个贯穿电极而电连接。
【技术特征摘要】
【国外来华专利技术】
【专利技术属性】
技术研发人员：间渊义宏，
申请(专利权)人：株式会社理技独设计系统，
类型：发明
国别省市：JP[日本]
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