非易失性存储器的成扇形展开的高速系统体系结构和输入/输出电路技术方案

在各个实施例中，诸如ＮＡＮＤ闪存设备的多个非易失性存储器设备可以按照成扇形展开的配置连接到主机控制器设备，该配置允许这些存储器设备中的每个存储器设备同时执行读和／或写操作。每个非易失性存储器设备可以包括高速输入电路和高速输出电路，以便使进出存储器的传输不受闪存读／写接口的速度的限制。

【技术实现步骤摘要】
【国外来华专利技术】非易失性存储器的成扇形展开的高速系统体系结构和输入/输出电路
技术介绍
NAND闪存设备通常用于存储将以大块读出的数据，如数字化图 像、声音或视频。常规的NAND存储器在x8或xl6接口上提供在数 十兆字节/秒范围内的带宽。典型的NAND阵列体系结构可以支持类 似的阵列-页面緩冲器带宽。利用阵列带宽和接口带宽之间的这种相对 良好的匹配，当在系统中实例化单个NAND设备时，可相对良好地优 化至主机的数据速率。但是，当多个NAND设备共享至主机的接口时， 接口便成为瓶颈。附图说明通过结合附图阅读以下详细描述，可以更好地理解本专利技术的实施 例，附图中图1是根据一些实施例的存储器/主机控制器接口的图。 图2A和2B是根据一些实施例的时序图。 图3是根据一些实施例的高速输入路径的图。 图4是根据一些实施例的高速输出路径的图。具体实施例方式在以下描述中，出于说明的目的，阐述了众多细节，以便充分理 解本专利技术的实施例。但是，对于本领域的技术人员显而易见的是，不 需要这些具体细节也可实现如下文要求权利的本专利技术。例如，尽管关 于闪存设备、具体来说是NAND闪存设备描述一些实施例，但实施例 也可适用于其它类型的存储器，包括但不限于NOR闪存设备和诸如 相变存储器的位可更改存储器。而且，尽管本文提到具体的存储器大 小，但应了解，这些只是为了说明而给出的实例，在其它实施例中，也可以使用更大或更小的存储器大小、緩冲器大小、总线或互连宽度等。在以下描述和权利要求中，可以使用术语"包括"和"包含"及 其派生词，希望将它们作为彼此的同义词对待。此外，在以下描述和 权利要求中，可以使用术语"耦合"和"连接"及其派生词。应了解， 这些术语不是彼此同义的。而是，在特定实施例中，"连接"可用于 表示两个或两个以上元件彼此直接物理或电接触。"耦合"可表示两 个或两个以上元件直接物理或电接触。但是，"耦合"也可表示两个 或两个以上元件彼此不直接接触，但是仍然彼此协作或交互。图1示出根据一些实施例的存储器/主机控制器接口。多组存储器设备(160， 170, 180)经由总线或互连(130)耦合到主机控制器(108)。 每组存储器设备(160， 170， 180)可以分别包括按照成扇形展开的 配置的多个存储器设备161-164、 171-174和181-184。在一些实施例中，存储器设备的组数Z可以等于4，但在其它实 施例中，可以有更多或更少的组。由于共享数据信号的每个额外设备 会增加电容，所以接口的频率主要由组数Z确定。因此，组数Z受到 包括但不限于接口频率和/或数据线电容的系统设计要求的限制。在一些实施例中，每组中的存储器设备的数量可以等于四，但在 其它实施例中，每组中可以有更多或更少的设备。在一些实施例中， 每个存储器设备是诸如NAND闪存设备的非易失性存储器设备。每个存储器设备可以具有m位宽的数据接口 (128)。来自一个 组中的所有闪速设备(如161-164)的数据可以在m位互连(129)上 时间复用。以此方式，可以在存储器设备处优化引脚带宽。在一些实 施例中，m可以等于1、 2、 4、 8、 16或任何其它可行的位数。这个 数字可以基于主机控制器的设计来确定，或者可以受成本限制。主机控制器设备(108 )可以具有Z x m位宽的数据接口 ( 130 ), 其中Z等于存储器设备的组数，m等于组中的每个闪存设备上的数据 接口的以位计的宽度。主机控制器(108)或系统中的另一设备(未示出)可以生成要 提供给系统中的每个存储器设备的时钟信号(110)。时钟信号可用 于消除存储器设备独立生成时钟的需要。为了便于主机控制器上的緩冲器和存储器设备上的緩沖器之间 的同步，可以在每组设备(160， 170， 180)和主机控制器(108)之 间提供数据有效(DV)信号(112, 114， 116)。因此，在一些实施 例中，闪存设备和主机控制器之间的接口可以是异步接口。可以将延 迟链增加到接口的接收端上的数据(130)或数据有效(112, 114, 116)信号中，以便确保对于输入锁存满足建立和保持时序(timing)。 可以使数据有效信号(112, 114, 116)和数据信号(130)同步，以 便用合适的时序锁存在接口的接收端处的数据。当利用诸如图1所示的成扇形展开的存储器接口时，可以在系统 中的所有存储器设备上并行进行阵列操作。例如，存储器库中的每个 设备(161-164， 171-174， 181-184)可以同时执行阵列读操作,或者 可以同时执行阵列写操作。此外， 一些设备可以执行阵列读操作，而 其它设备同时执行阵列写操作。图1中的存储器接口还能够支持各个设备模式命令和影响所有设 备的广播命令。每个存储器设备可以包括用于配置该设备以使其按照成扇形展 开的配置使用的一个或多个配置寄存器。这个(或这些)配置寄存器 可以集成到闪存设备内的诸如移位寄存器控制逻辑块的逻辑块中，或 者可以独立于移位寄存器控制逻辑。另外，主机控制器(108)可以 包括用于同时配置所有的存储器的寄存器的配置寄存器。号和数据有效信号之间的关系。在一些实施例中，可以只在数据有效 信号的上升沿上锁存数据。在其它实施例中，可以在数据有效信号的 上升和下降沿上锁存数据。在其它实施例中，可以在时钟信号的上升和/或下降沿上锁存数据。在其它实施例中，可以基于数据有效信号和时钟信号的组合来锁存数据。例如，只有当断言数据有效信号时才可 在时钟信号的上升和/或下降沿上锁存数据。图2A是单数据边缘读和写的时序图。只在数据有效信号(404 ) 的上升沿上锁存数据(402)。在其它实施例中，可以只在数据有效 信号(404)的下降沿上锁存数据(402)。图2B是双数据边缘读和写的时序图。此处，在数据有效信号(406 ) 的上升和下降沿上锁存数据(402)。在一些实施例中，图1中的存储器设备可以包括高速输入和输出 电路。高速输入和输出电路可以允许存储器设备以比存储器设备的内 部读/写电路所允许的数据速率高的数据速率输入和输出数据。图3示出根据一些实施例的存储器设备的高速输入路径。存储器 设备可以是NAND闪存设备，或者可以是另一非易失性存储器设备。在输入板(202)和输入緩沖器(204)处将数据输入到存储器设 备。然后，将数据从输入緩沖器(204)传送到多个高速输入緩冲器 (240, 250， 260, 270)中的一个高速输入緩冲器。每个高速输入緩沖器(240， 250, 260, 270 )包括解复用器(246 )、 复用器(248)以及并行设置的至少两个移位寄存器(242， 244)。 高速输入緩沖器的输入可以包括移位寄存器输出选择信号(212)、 移位寄存器负载选择信号(218)、移位寄存器O负载选择(214)和 读选择(216)信号、以及移位寄存器1负载选择(220)和读选择(222) 信号。这些信号都可由移位寄存器控制逻辑(210)生成，并且可以 进行操作以将第一和笫二移位寄存器配置成接收或传送数据。还可将 数据有效信号(208)或时钟信号(206 )输入到高速输入緩冲器。在任何给定时间，第一移位寄存器(242)可以用高速度速率从 输入緩沖器(204)加载数据，而第二移位寄存器(244)则本文档来自技高网...

【技术保护点】
一种系统，包括：　控制器；以及　经由互连耦合到所述控制器的多组存储器设备，所述多组存储器设备中的每组存储器设备包括多个存储器设备，其中在所述互连上时间复用要传送到所述多组存储器设备中的每组存储器设备或从所述多组存储器设备中的每组 存储器设备传送的数据，并且在所述多组存储器设备中的每组存储器设备与所述控制器之间提供数据有效信号。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：R罗茨曼，S埃勒特，S卡瓦米，G欣顿，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]