具有功率节省特性的非易失性半导体存储器设备制造技术

一种非易失性半导体存储器设备，包括（ｉ）接口，具有用于接收输入时钟的输入和用于接收控制器发出的命令的一组数据线，该命令包括擦除命令；（ｉｉ）具有反馈回路配置的电路部件的模块，该模块由基准时钟驱动；（ｉｉｉ）可以可控地在基准时钟跟随输入时钟的第一状态和基准时钟和输入时钟解耦合的第二状态之间转换的时钟控制电路；和（ｉｖ）命令处理单元，配置为识别命令，并且使得时钟控制电路响应于识别擦除命令从第一状态转换为第二状态。相比于当基准时钟跟随输入时钟时，当基准时钟和输入时钟解耦合时，模块消耗更少的功率。

【技术实现步骤摘要】
【国外来华专利技术】相关申请的交叉引用本申请基于美国法典第35部第119条e款要求2007年12月21日提交的美国临时专利申请序列号61/015724的权益，其通过引用包含进来。本申请还基于美国法典第35部第119条e款要求2008年4月29日提交的美国临时专利申请序列号61/048737的权益，其通过引用包含进来。
技术介绍
非易失性存储器可用于多种目的，主要涉及可能进行修改的永久数据存储。非易失性可重写存储器的实际应用包括数字图片、计算机文件和数字化录音音乐等的存储。因此，在诸如计算机、数码照相机、MP3播放器、电话答录机、蜂窝电话等日常电子设备中通常能够找到非易失性重写存储器设备。存在可以通过还允许重写的非易失性存储器设备来物理保存数据的多种方式。一个例子是通过使用可以在许多计算机硬盘驱动器中找到的磁盘。另一个例子是通过诸如CD-R/M的光盘。有一个例子是通过诸如电可擦除可编程只读存储器(EEPROM)的固态存储器电路，其具体例子是闪速存储器设备。闪速存储器设备使用高电压通过一次操作擦除大块的非易失性存储器单元，允许这些单元随后使用新的数据重新编程。基于它们的鲁棒性、便捷性和低成本，闪速存储器设备已经在非易失性存储器的市场中变得非常流行，并且，随着对于非易失性存储器需求的持续增长，预计闪速存储器会占据更加主导的地位。自从最初引入闪速存储器的这些年来，一直进行技术改进以允许闪速存储器设备以不断增加的更高速度操作。这还扩展了消费应用-诸如某些视频和图像相关的应用-的范围，其中可以使用闪速存储器设备。然而，当尝试从多个设备建立大的高速存储器存储时，闪速存储器设备的更快速操作还可以引发特定的问题。更具体地，随着工作频率增加的闪速存储器设备的电功耗可以显著限制所建立的存储器存储的总的容量。鉴于此
技术介绍
，明确需要具有降低的功耗的非易失性半导体存储器设备。
技术实现思路
本专利技术的第一方面意图提供一种非易失性半导体存储器设备，包括(i)具有用于接收输入时钟信号的输入端口和用于接收命令的一组数据线的接口，该命令包括擦除命令且由控制器发出；(ii)具有反馈回路配置的电路部件的模块，该模块由基准时钟信号驱动；(iii)可以可控地在基准时钟信号跟随输入时钟信号的第一操作状态和基准时钟信号和输入时钟信号解耦合的第二操作状态之间转换的时钟控制电路；和(iv)命令处理单元，配置为识别控制器发出的命令，并且使得时钟控制电路响应于识别擦除命令从操作状态转换为第二操作状态。当基准时钟信号跟随输入时钟信号时，模块消耗第一数量的功率，并且其中当基准时钟信号和输入时钟信号解耦合时，模块消耗比第一数量的功率低的第二数量的功率。本专利技术的第二方面意图提供一种非易失性半导体存储器设备，包括用于提供输入-->时钟信号的第一装置；具有反馈回路配置的电路部件并且通过基准时钟信号驱动的第二装置；用于可控地在基准时钟信号跟随输入时钟信号的第一操作状态和基准时钟信号和输入时钟信号解耦合的第二操作状态之间转换的第三装置；和用于识别控制器发出的包括擦除命令的命令并且响应于识别擦除命令改变第三装置的操作状态的第四装置。当基准时钟信号跟随输入时钟信号时，第二装置消耗第一数量的功率，并且其中当基准时钟信号和输入时钟信号解耦合时，第二装置消耗比第一数量的功率低的第二数量的功率。本专利技术的第三方面意图提供通过非易失性半导体存储器设备执行的方法。该方法包括提供输入时钟信号；提供具有反馈回路配置的电路部件并且通过基准时钟信号驱动的模块；产生基准时钟信号，使得其在设备的第一操作状态跟随输入时钟信号并且在设备的第二操作状态和输入时钟信号解耦合，其中当基准时钟信号跟随输入时钟信号时，模块消耗第一数量的功率，并且其中当基准时钟信号和输入时钟信号解耦合时，模块消耗比第一数量的功率低的第二数量的功率；并且使得装置响应于识别从控制器接收的擦除命令从第一操作状态转换为第二操作状态。本专利技术的第四方面意图提供一种系统，包括：控制器，配置为发出主时钟信号和发出包括擦除命令的命令；和非易失性半导体存储器设备。非易失性半导体存储器设备，包括(i)具有用于接收和主时钟信号相关的输入时钟信号的输入端口和用于接收控制器发出的命令的一组数据线的接口；(ii)具有反馈回路配置的电路部件的模块，该模块由基准时钟信号驱动；(iii)可以可控地在基准时钟信号跟随输入时钟信号的第一操作状态和基准时钟信号和输入时钟信号解耦合的第二操作状态之间转换的时钟控制电路；和(iv)命令处理单元，配置为识别控制器发出的命令，并且使得时钟控制电路响应于识别擦除命令从第一操作状态转换为第二操作状态。当基准时钟信号跟随输入时钟信号时，模块消耗第一数量的功率，并且其中当基准时钟信号和输入时钟信号解耦合时，模块消耗比第一数量的功率低的第二数量的功率。本专利技术的第五方面意图提供一种包括计算机可读指令的计算机可读存储介质，该指令被执行时用来向非易失性半导体存储器设备提供以下功能性：产生基准时钟信号，使得其在设备的第一操作状态跟随输入时钟信号并且在设备的第二操作状态和输入时钟信号解耦合，其中当基准时钟信号跟随输入时钟信号时，具有反馈回路配置的电路部件并且由基准时钟信号驱动的模块消耗第一数量的功率，并且其中当基准时钟信号和输入时钟信号解耦合时，模块消耗比第一数量的功率低的第二数量的功率；并且使得设备响应于识别从控制器接收的擦除命令从第一操作状态转换为第二操作状态。因此，已经提供改进的非易失性半导体存储器设备。附图说明图1是根据非限制示例实施例包括控制器和非易失性存储器设备的存储器系统的框图。图2是根据非限制示例实施例的包括时钟同步单元的图1中非易失性存储器设备的框图。图3A是根据非限制示例实施例的图2中的时钟同步单元的框图。图3B是根据替代示例实施例的图2中的时钟同步单元的框图。-->图4A是示出和图3A的时钟同步单元相关的多个信号的信号转变的时序图。图4B是示出和图3B的时钟同步单元相关的多个信号的信号转变的时序图。具体实施方式参考图1，示出根据实施例的存储器系统80。存储器系统80包括通信耦合到非易失性存储器设备100的控制器90。控制器90还通信耦合到其他存储器设备100A。控制器90包括一组端口92A，...，92H，其分别连接到非易失性存储器设备100的一组端口93A，...，93H。控制器90和非易失性存储器设备100经由它们相应的端口组92A，...，92H和93A，...，93H交换设备外部的电信号94A，...，94H。非易失性存储器设备100的端口93A，...，93H和设备外部的信号94A，...，94H将在随后更详细描述。图2是根据示例实施例的非易失性存储器设备100的框图。在非易失性存储器设备100中，非易失性存储器单元阵列115包括以行和列布置的多个非易失性存储器单元。每个非易失性存储器单元包括浮栅场效应晶体管，其能够保持用于数据的非易失性存储的电荷。非易失性存储器单元阵列115中的非易失性存储器单元可以通过为浮栅充电来电编程。非易失性存储器单元阵列115的行可以排列成页面块。通过非限制举例，非易失性存储器单元阵列115的行可以组织成2048个块，每块64个页面。非易失性存储器设备100包括接口，该接口包括前面提及的端口组93A，.本文档来自技高网...

【技术保护点】
一种非易失性半导体存储器设备，包括：接口，包括用于接收输入时钟信号的输入端口；和用于接收命令的一组数据线，所述命令包括擦除命令，所述命令由控制器发出；具有反馈回路配置的电路部件的模块，该模块由基准时钟信号驱动；能够可控地在基准时钟信号跟随输入时钟信号的第一操作状态和基准时钟信号和输入时钟信号解耦合的第二操作状态之间转换的时钟控制电路；和配置为识别控制器发出的命令并且使得时钟控制电路响应于识别擦除命令从第一操作状态转换为第二操作状态的命令处理单元；其中当基准时钟信号跟随输入时钟信号时，模块消耗第一数量的功率，并且其中当基准时钟信号和输入时钟信号解耦合时，模块消耗比第一数量的功率低的第二数量的功率。

【技术特征摘要】
【国外来华专利技术】US 2007-12-21 61/015,724;US 2008-4-29 61/048,7371.一种非易失性半导体存储器设备，包括：接口，包括用于接收输入时钟信号的输入端口；和用于接收命令的一组数据线，所述命令包括擦除命令，所述命令由控制器发出；具有反馈回路配置的电路部件的模块，该模块由基准时钟信号驱动；能够可控地在基准时钟信号跟随输入时钟信号的第一操作状态和基准时钟信号和输入时钟信号解耦合的第二操作状态之间转换的时钟控制电路；和配置为识别控制器发出的命令并且使得时钟控制电路响应于识别擦除命令从第一操作状态转换为第二操作状态的命令处理单元；其中当基准时钟信号跟随输入时钟信号时，模块消耗第一数量的功率，并且其中当基准时钟信号和输入时钟信号解耦合时，模块消耗比第一数量的功率低的第二数量的功率。2.权利要求1中限定的非易失性半导体存储器设备，还包括控制电路，用于响应于命令处理单元识别擦除命令来输出指示该设备忙碌的信号。3.权利要求2中限定的非易失性半导体存储器设备，其中该控制电路配置为在命令处理单元使得时钟控制电路从第一操作状态转换为第二操作状态之后输出指示该设备忙碌的信号。4.权利要求1中限定的非易失性半导体存储器设备，其中，命令处理单元配置为响应于接收到擦除命令来开始擦除操作。5.权利要求4中限定的非易失性半导体存储器设备，其中，命令处理单元配置为使得时钟控制电路在擦除操作完成之后转换返回第一操作状态。6.权利要求5中限定的非易失性半导体存储器设备，还包括配置为在擦除操作完成之后发出指示设备准备好的信号的控制电路。7.权利要求6中限定的非易失性半导体存储器设备，其中，时钟同步电路包括在基准时钟信号和输入时钟信号解耦合时失去同步的延迟锁定环路，其中在延迟锁定环路已经在时钟控制电路转换返回第一操作状态之后重新获得同步后，发出指示该设备准备好的信号。8.权利要求4中限定的非易失性半导体存储器设备，其中，命令处理电路配置为使得时钟控制电路在擦除操作完成之前转换返回第一操作状态。9.权利要求8中限定的非易失性半导体存储器设备，还包括配置为在命令处理单元使得时钟控制电路转换返回第二操作状态之后发出指示设备准备好的信号的控制电路。10.权利要求8中限定的非易失性半导体存储器设备，其中，时钟同步电路包括在基准时钟信号和输入时钟信号解耦合时失去同步的延迟锁定环路，其中在延迟锁定环路已经在时钟控制电路转换返回第一操作状态之后重新获得同步后，发出指示该设备准备好的信号。11.权利要求1中限定的非易失性半导体存储器设备，还包括多个非易失性存储器单元，其中命令处理单元配置为在至少一些非易失性存储器单元已经被擦除之后使得时钟控制电路转换返回第一操作状态。12.权利要求1中限定的非易失性半导体存储器设备，其中，该模块包括配置为基于基准时钟信号产生同步时钟信号的时钟同步电路。13.权利要求12中限定的非易失性半导体存储器设备，其中，时钟同步电路包括延迟锁定环路。14.权利要求12中限定的非易失性半导体存储器设备，其中，时钟同步电路包括锁相环。15.权利要求12中限定的非易失性半导体存储器设备，其中，所述数据线还用于输出来自设备的读出数据。16.权利要求15中限定的非易失性半导体存储器设备，还包括配置为和同步时钟信号同步改变数据选通信号的输出驱动器。17.权利要求16中限定的非易失性半导体存储器设备，其中，输出驱动器配置为将读出数据的输出和数据选通信号同步。18.权利要求17中限定的非易失性半导体存储器设备，其中，所述接口包括用于输出来自设备的数据选通信号的端口。19.权利要求1中限定的非易失性半导体存储器设备，其中，所述时钟控制电路实现产生对应于基准时钟信号的输出的逻辑AND功能，其中，逻辑AND功能具有对应于输入时钟信号的第一输入和对应于在擦除命令通过命令处理单元识别时确立有效的信号的第二输入。20.权利要求1中限定的非易失性半导体存储器设备，其中所述命令包括不同的命令，并且其中命令处理单元还配置为响应于识别控制器发出的不同的命令，使得时钟控制电路从第一和第二操作状态的其中一个转换为第一和第二操作状态中的另一个。21.权利要求20中限定的非易失性半导体存储器设备，其中，非易失性半导体存储器设备还实现逻辑OR功能，逻辑OR功能具有对应于在擦除命令通过命令处理单元识别时确立有...

【专利技术属性】
技术研发人员：吴学俊，
申请(专利权)人：莫塞德技术公司，
类型：发明
国别省市：CA