用于钝化完整性测试的嵌入式结构制造技术

本发明专利技术涉及一种用于测试覆盖半导体器件的钝化层（１０８）的完整性的方法和系统。将导电材料的结构层（１０４）沉积到所述半导体器件的衬底（１０２）的至少一部分顶部表面上。所述结构层（１０４）包括多个带（１０４．１，１０４．２），所述多个带与至少两个触点（１０６．１，１０６．２）相连，并且设置在至少一部分顶部表面上，使得连续带（１０４．１，１０４．２）或所述带（１０４．１，１０４．２）的连续部分与不同的触点（１０６．１，１０６．２）相连。将钝化层（１０８）沉积到所述衬底（１０２）的至少一部分顶部表面和所述结构层（１０４）上，使得将所述钝化层（１０８）的材料设置在导电材料的带（１０４．１，１０４．２）之间、并且设置在所述结构层（１０４）的顶部上。然后将导电材料沉积到所述钝化层（１０８）上，并且测量所述至少两个触点（１０６．１，１０６．２）之间的电阻。依赖于所述测量的电阻，确定与关于所述钝化层（１０８）的完整性有关的指示。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术通常涉及半导体器件领域，更具体地，涉及用于测试覆盖半导体器件的钝 化层完整性的方法和系统。
技术介绍
半导体器件用于大多数现代电子装置和电气装置。半导体器件的制造包括光刻和 化学步骤的多步骤序列，在此期间在由诸如硅及其各种化合物之类的半导体材料制成的晶 片上逐渐地产生电路。半导体器件的最上层称作钝化层。所述钝化层保护衬底免于损坏， 例如在后续制造步骤期间保护衬底免于刮伤以及防止沾污物到达下面的层。半导体器件的许多可观察故障已经归因于钝化层中诸如针孔和裂缝之类的缺陷。 在沉积钝化层期间以及在沉积后处理期间产生钝化层中的缺陷。用于检测钝化层中缺陷的一种方法是使用显微镜的光学检查。然而，使用这种方 法通常不可以确定缺陷是否实际上穿透所述钝化层，因此几乎不可能检测到针孔。用于确定钝化层完整性的现有技术测试的其他情况是诸如正磷酸测试之类的化 学测试。然而，正磷酸测试也不会揭示所有缺陷，并且正磷酸测试也不会将这种测试用于有 机钝化层，例如所述有机钝化层由例如聚酰亚胺构成，因为这种酸消耗了聚酰亚胺。非常需要克服这些缺陷，并且提供一种用于测试覆盖半导体器件的钝化层的完整 性的方法和系统。
技术实现思路
根据本专利技术，提出了一种用于测试钝化层完整性的方法。将导电材料结构层沉积 到半导体器件的至少一部分衬底顶部表面上。所述结构层包括多个带，所述带与至少两个触点相连，并且设置在至少一部分所 述顶部表面上，使得连续带和所述带的连续部分之一与不同的触点相连。将钝化层设置于 所述衬底和所述结构层的至少一部分顶部表面上，使得将钝化层的材料设置于导电材料的 带之间以及所述结构层的顶部上。然后将导电材料沉积到钝化层上，并且测量所述至少两 个触点之间的电阻。依赖于所测量的电阻来确定对于钝化层完整性的表示。根据本专利技术，提出了一种测试钝化层完整性的方法，所述方法还包括将具有触点 的导电材料层和电绝缘材料层插入到衬底的顶部表面和结构层之间；以及测量导电材料层 的触点和结构层的至少两个触点焊盘之一之间的电阻。根据本专利技术，还提出了一种测试钝化层完整性的系统，所述系统包括半导体器件 的衬底。将导电材料的结构层设置在衬底的至少一部分顶部表面上。所述结构层包括与至 少两个触点相连的多个带，设置所述触点使得连续的带或所述带的连续部分与不同触点相 连。所述至少两个触点用于与电路相连，所述电路用于测量所述至少两个触点之间的电阻， 并且用于依赖于所述电阻提供测量信号。所述测量信号指示沉积到所述衬底的至少一部分顶部表面和所述结构层上的钝化层的完整性，其中这样沉积所述钝化层，使得将钝化层材 料设置在导电材料带之间以及所述结构层的顶部上。根据本专利技术，提出了一种测试钝化层完整性的方法，所述钝化层还包括导电材料 层和插入到所述衬底顶部表面和所述结构层之间的电绝缘材料层。所述导电材料层包括用 于与电子电路相连的触点，所述电子电路用于测量所述导电材料层的触点和所述结构层的 至少两个触点的至少一个之间的电阻。附图说明现在将结合附图描述本专利技术的典型实施例，其中图1是示出了根据本专利技术的半导体器件的衬底的截面图的简化方框图，所述半导 体器件具有根据本专利技术的用于测试钝化层完整性的嵌入式结构的第一实施例；图2a和2b是根据图1所示的嵌入式结构的本专利技术的结构层的两个实施例的顶视 图的简化方框图；图2是示出了根据本专利技术的性能计算站的网络的简化方框图；图3是示出了图1所示的衬底截面图的简化方框图，所述衬底具有根据本专利技术沉 积到钝化层上的导电材料；图4是示出了根据本专利技术的用于确定钝化层完整性的电子电路的简化方框图，所 述电子电路用于测量两个触点之间的电阻；图5是示出了根据本专利技术的用于测试钝化层完整性的方法的简化流程图；图6是示出了半导体器件的衬底的截面图的简化方框图，所述半导体器件具有根 据本专利技术的用于测试钝化层完整性的嵌入式结构的第二实施例；以及图7a和7b是根据图6所示嵌入式结构的本专利技术的导电材料层的两个实施例的顶 视图的简化方框图。具体实施例方式介绍以下描述以便使得本领域普通技术人员能够实现和使用本专利技术，并且提出了 具体应用的上下文条件极其要求。对所公开实施例的各种修改对于本领域普通技术人员而 言是易于理解的，并且在不脱离本专利技术范围的情况下，这里所限定的一般原理可以应用于 其他实施例和应用。因此，本专利技术并非意欲局限于所公开的实施例，但是根据与这里所公开 的原理和特征一致的最宽范围。参考图1，示出了半导体器件的衬底的截面图，所述半导体器件具有根据本专利技术的 用于测试钝化层完整性的嵌入式结构100的第一实施例。在衬底102的至少一部分顶部 表面上，例如所述顶部表面覆盖例如芯片上系统(SoC)之类的芯片的功能部件上面的区域 103，设置导电材料的结构层104。所述结构层104包括分别与至少两个接触焊盘106. 1和 106. 2相连的多个带104. 1和104. 2，例如将所述接触焊盘放置在所述区域103外部。这 样设置所述带104. 1和104. 2，使得连续的带104. 1和104. 2和所述带104. 1和104. 2的 连续部分与不同的接触焊盘相连，即带104. 1与接触焊盘106. 1相连，带104. 2与接触焊 盘106. 2相连。将钝化层108沉积到所述衬底102至少一部分顶部表面和所述结构层104 上，使得将所述钝化层108的材料设置在带104. 1和104. 2之间、以及所述结构层104的顶部上，在所述至少两个接触焊盘106. 1和106. 2的每一个的表面积的至少预定部分上缺少 结构层104。可选地，将例如诸如SiO2之类的氧化物层，电绝缘层插入到衬底102和结构层 104的顶部表面之间，例如当所述衬底102结束时具有金属层时。例如，所述结构层104例如使用标准薄膜沉积技术，由诸如铝、铜或金之类的金属 构成。例如，所述钝化层108使用标准沉积技术，由诸如聚酰亚胺、SiO2或Si3N4构成。参考图2a和2b，示出了所述结构层104的两个实施例的顶视图。如图2a所示的 结构层104包括多个实质上笔直的带104. 1和104. 2，所述笔直的带104. 1和104. 2实质上 彼此平行地朝向，其中所述带104. 1与接触焊盘106. 1相连，以及所述带104. 2与接触焊盘 106. 2相连，使得所述连续的带104. 1和104. 2分别与不同的接触焊盘106. 1和106. 2相连。 可选地，如图2b所示，所述结构层104包括处于两个缠绕螺旋形式。明显的是，本领域的普 通技术人员将达到各种其他结构，所述其他结构提供与不同的接触焊盘106. 1和106. 2相 连的连续的带104. 1和104. 2和所述带104. 1和104. 2的连续部分。所述带104. 1和104. 2具有预定的宽度，并且将连续的带104. 1和104. 2或所述 带104. 1和104. 2的连续部分以彼此相距预定更多距离设置。例如，确定所述宽度和距离， 使得能够实现钝化层108中的针孔的检测。例如，对于在SoC应用中100 μ m*100 μ m的覆 盖区域103，将所述宽度和距离确定为在0. 1 μ m至10 μ m的范围。多个连续的带或者带的 连续部分的提供导致金属盒非金属的多个交替，本文档来自技高网...

【技术保护点】
一种方法，包括：提供半导体器件的衬底（１０２）；在所述衬底（１０２）的至少一部分顶部表面上提供导电材料结构层（１０４），所述结构层包括多个带（１０４．１，１０４．２），所述多个带与至少两个触点（１０６．１，１０６．２）相连，并且设置在所述至少一部分顶部表面上，使得连续的带（１０４．１，１０４．２）或所述带（１０４．１，１０４．２）的连续部分与不同的触点（１０６．１，１０６．２）相连；将钝化层（１０８）沉积到所述衬底（１０２）的所述至少一部分顶部表面以及所述结构层（１０４）上，使得将所述钝化层（１０８）的材料设置在导电材料的带（１０４．１，１０４．２）之间、并且设置在所述结构层（１０４）的顶部上；将导电材料沉积到所述钝化层（１０８）上；测量所述至少两个触点（１０６．１，１０６．２）之间的电阻；以及依赖于所测量的电阻，确定关于所述钝化层（１０８）的完整性的指示。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：露西A鲁斯韦耶，雅克兰塞巴斯蒂恩，帕特里斯加芒，多明克乔恩，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]