包含精细间距阵列且具有交错触点的半导体装置及其设计和制造方法制造方法及图纸

一种半导体装置结构包含交错的触点以促进有源装置区与导电线之间的小间距，同时使所述触点制造期间的未对准和所述触点部分之间的接触电阻中的一者或两者最小化。一行中的所述触点与每隔一个有源装置区连通，且相对于另一行中的所述触点交错，另一行中的所述触点与剩余有源装置区连通。每一触点可包含具有相对大的上表面的相对大的接触插塞，以在形成所述触点的上部的接触孔时提供相对大量的容限。所述接触孔可在双镶嵌工艺中与用于导电迹线（例如位线）的沟槽大致同时形成。还揭示中间结构，以及用于设计半导体装置结构的方法。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体上涉及包含精细间距阵列的半导体装置，且更具体地说涉及包含经布置 以促进增加此些阵列的密度并减少其间距的触点的半导体装置，以及有效减少此些阵列 的触点间距。更具体地说，本专利技术涉及具有交错触点的半导体装置。
技术介绍
半导体装置的许多特征的尺寸正在不断减小以促进增加特征或装置的密度。每当实 现特征尺寸的进一步减小时，就已克服了多种难题。制造在此项技术中称为触点的导电结构提出了当前减小装置尺寸的难题，触点 是用于在位线与半导体衬底中的对应导电掺杂的有源装置区之间建立导电连接。由于现 有技术蚀刻工艺可实现的最高纵横比存在限制，所以无法形成在其基底处具有充足尺寸 的接触孔。因此，在两个或两个以上工艺步骤中形成接触孔。首先，在介电材料的基底 层中制造每一接触孔的基底部分。接触孔的基底填充有导电材料，其在接触孔中形成所 谓的导电插塞，其与下伏的有源装置区电连通。随后，在介电材料的基底层上形成 介电材料的一个或一个以上上层以及从中延伸的导电插塞。随后，穿过介电材料的一个 或一个以上上层形成每一接触孔的上部。为了使每一接触孔的上部与其对应插塞正确对 准，跨越每一接触孔的上部的底部的尺寸必须显著小于跨越导电插塞顶部的尺寸。如果 跨越每一导电插塞的顶面的尺寸过小，则可能会发生未对准，且在每一接触孔的上部中 形成的触点可能不会与其对应的导电插塞电连通或建立充分的电连通。如果跨越每一接 触孔的上部的底部的尺寸过小，则其中形成的触点与导电插塞之间的接触电阻可能会高 到不合意的程度。因此，需要促进不断减小半导体装置结构的特征尺寸的接触结构及触点制造工艺。
技术实现思路
本专利技术包含半导体装置结构，其具有不受半导体装置结构的触点的存在限制的特征 密度。此外，本专利技术包含用于制造半导体装置结构的方法。在一个方面中，根据本专利技术的半导体装置结构包含交错触点。通过使触点交错，可 在有源装置区与位线中实现或维持所要的现有技术间距，而无损于可制造此些装置的效 率或其可靠性。术语半导体装置结构在本文中使用时包含晶片及其它块状半导体衬底、部分晶片、电路小片群组及经单一化的电路小片。此些半导体装置结构既包括完成的、经过封装及未经过封装的集成电路，也包括生产中的半导体装置结构。举例来说，并入本专利技术的教示的半导体装置结构可包含具有导电插塞的触点，所述导电插塞的宽度接近甚至超过所述结构的有源装置区或位线的间距。相对大的导电插塞 可具有尺寸可防止或消除对应触点的上覆部分可能未与其对准的可能性的上表面。另外或替代地，导电插塞的上表面的尺寸及跨越每一接触孔的上部的底部的对应尺寸可大到 足以防止上部内的触点与导电插塞之间的不合意的大量接触电阻。本专利技术的另一方面包含用于制造半导体装置结构的触点的方法。此方法可釆用所谓 的双镶嵌方法，其中形成延伸到半导体装置结构的两个或两个以上不同制造水平或 高度的沟槽和/或小孔。随后用导电材料填充所述沟槽和/或小孔。在属于本专利技术的范围 内的方法的实例中形成位线沟槽，也形成与其对准且从位线沟槽延伸到下伏导电插塞的 接触孔。当采用此类技术时，有效地增加光刻设备的对准容限。在此类方法期间形成中间结构也处于本专利技术的范围内。在不限制本专利技术的范围的情 况下，本专利技术包含中间半导体装置结构，其包含用于多种功能的材料层。举例来说，单 个材料层可在制造过程中的不同点处充当蚀刻终止物、硬掩模及抛光终止物。在另一方面中，本专利技术包含用于设计具有偏移触点的半导体装置结构的方法。所属领域的技术人员通过考虑以下的描述、附图和所附权利要求书将容易明白本发 明的其它特征及优点。下文中参考图式描述本专利技术的各个方面的细节。 附图说明在描绘本专利技术的各个方面的实例的图中图1是包含导电掺杂半导体材料的有源区域或有源装置区布置在半导体衬底的至少 一部分上的方式的示意表示图2是包含相对于彼此偏移或错开的导电插塞的部分制造的半导体装置结构的部分横截面表示图，其中一行导电插塞与半导体衬底的一系列有源装置区的每隔一个有源装 置区连通；图3是说明图2的导电插塞与下伏的接触孔和接触小孔可交错的方式的半导体装置 结构的一部分的示意表示,图4到图19描绘包含交错触点的半导体装置结构的制造的实例；及图20是并入本专利技术的教示的半导体装置结构的部分横截面。 具体实施例方式图1是半导体衬底10中的有源区域12 (其在本文中也称为有源装置区)的示意 表示图，其中只展示了半导体衬底IO的一小部分。本文中所使用的术语半导体衬底 涵盖半导体电路小片、半导体晶片、部分晶片及其它块状半导体衬底以及从其中单体化 出来的装置及装置群组。如所说明，有源区域12是细长元件，其包括半导体衬底10的 导电掺杂的区。这些细长的元件可彼此平行地定向。在并入有当前现有技术的半导体装 置中，有源区域12可具有小到约10nm的宽度，且可彼此隔开小到约50nm或更小(例 如，10nm)的距离。因此，其间距可小到约60nm或更小(例如，约20nm)。当然， 有源区域12可宽于或窄于10nm，且可彼此隔开大于或小于50nm，而不会偏离本专利技术 的范围。图2是穿过半导体装置的横截面且其说明垂直于图l所示的平面的由图1的线2—2 所示的一般定向中的平面，在图2中，有源区域12延伸到图的平面中且延伸出所述平 面。此外，图2展示位于每隔一个或每两个有源区域12上且与其连通的接触插塞14。 这是因为，每一接触插塞14具有接近甚至超过有源区域12的间距的最大直径，但相邻 的接触插塞14必须彼此电隔离。每一接触插塞14的相对大的大小使接触插塞14与和 其电连接的有源区域12之间的接触电阻最小化。以假想图绘示的用于剩余有源区域12 的接触插塞14位于图2的平面的正后方或正前方。图3中展示接触插塞14与位于接触插塞14 (图2)上方的接触孔16之间的交错， 图3是部分制造的半导体装置1的俯视图。接触孔16与接触插塞14的间距可约为有源 区域12的间距的两倍(例如，如果有源区域的间距为约100 nm，则接触插塞14与接触 孔16的间距可为约200 nm，如果有源区域的间距为约20 nm，则接触插塞14与接触孔 16的间距可为约40 nm)。如所描绘，接触孔16以其与其对应的接触插塞14对准的方 式交错。继续以上提到的示范性尺寸，接触孔16可在其顶部18上为约100 nm或更大 (例如，在直径或宽度方面)，且在其基底20上为约30 nm (例如，在直径方面)，其暴9(图2)。接触插塞14的上表面15和接触孔16的基底(图2 未展示)的相对尺寸(例如，具有约为跨越对应基底的距离的两倍到三倍大的宽度的上 表面15)提供使接触孔16与接触插塞14对准的相对大量的容限，且可使接触插塞14 与随后形成于接触孔16顶部上的触点(图3中未展示)之间的接触电阻最小化。虽然描绘了椭圆形的接触孔16,但相对于其高度或长度具有其它横截面形状的接触 孔也处于本专利技术的范围内。举例来说，接触孔16可具有圆形的横截面形状，其可用于 进一步增加有源区域12沿其延伸的方向上的密度，所述方向横穿图2的平面。在不限制本专利技术的任何方面的范围的情况下，每一接触插塞14可包括单一结构， 或包含一与对应的有源区域12接触的下部(未图示)及上部。可用于形成单一接触插 塞14或至少形成接触插塞14本文档来自技高网...

【技术保护点】
一种半导体装置结构，其包括：　半导体装置结构，其包含具有带有第一间距的多个有源装置区的衬底；以及　蚀刻终止层，其包含在所述多个有源装置区中的对应有源装置区上对准的两组大致共线的小孔，每一组的小孔具有约为所述第一间距的两倍的第二间 距。

【技术特征摘要】
【国外来华专利技术】US 2006-8-29 11/511,5411. 一种半导体装置结构，其包括半导体装置结构，其包含具有带有第一间距的多个有源装置区的衬底；以及蚀刻终止层，其包含在所述多个有源装置区中的对应有源装置区上对准的两组大致共线的小孔，每一组的小孔具有约为所述第一间距的两倍的第二间距。2. 根据权利要求l所述的半导体装置结构，其进一步包括介电层，其在所述蚀刻终止层上；多个横向延伸的沟槽，其底表面包括所述蚀刻终止层；以及 多个接触孔，其与所述蚀刻终止层的小孔对准且从所述多个横向延伸的沟槽中的 沟槽延伸到所述半导体装置结构中。3. 根据权利要求2所述的半导体装置结构，其进一步包括至少一个触点，其位于所述多个接触孔中的至少一个接触孔中。4. 根据权利要求3所述的半导体装置结构，其中所述至少一个触点包含下部插塞部件；以及上部接触部件，所述下部插塞部件包含上表面，所述上表面具有经配置以促进与所述上部接触部 件对齐或最小化与所述上部接触部件的接触电阻的尺寸。5. 根据权利要求4所述的半导体装置结构，其中跨越所述上部接触部件的基底的距离 至多为约50 nm。6. 根据权利要求4所述的半导体装置结构，其中跨越所述上部接触部件的基底的距离 至少为约30 nm。7. 根据权利要求4所述的半导体装置结构，其中跨越所述上部接触部件的基底的距离 为约10 nm。8. 根据权利要求1-7中任一权利要求所述的半导体装置结构，其进一步包括位于所述多个沟槽内的多个位线，其以大致相互平行的关系延伸，且以约所述第 一间距隔开。9. 根据权利要求8所述的半导体装置结构，其中所述多个位线中的每一位线大致位于 所述多个有源装置区中的对应有源装置区上。10. 根据权利要求l所述的半导体装置结构，其进一步包括介电层，其在所述蚀刻终止层上；硬掩模，其在所述介电层上且包含在所述衬底的邻近有源装置区之间对准的细长 固态区。11. 根据权利要求l所述的半导体装置结构，其进一步包括介电层，其在所述蚀刻终止层上； 硬掩模层，其在所述介电层上；以及间隔物掩模，其在所述硬掩模层上且包含在所述衬底的邻近有源装置区之间对准 的细长固态区。12. 根据权利要求1-7、 10及11中任一权利要求所述的半导体装置结构，其中所述第 一间距至多为约100nm，且所述第二间距至多为约200nm。13. 根据权利要求1-7、 IO及11中任一权利要求所述的半导体装置结构，其中所述第 一间距为约20 nm，且所述第二间距为约40 nm。14. 一种用于制造半导体装置结构的触点的方法，其包括提供具有以第一间距隔开的有源装置区的半导体衬底； 在所述半导体衬底上形成介电层；在所述有源装置区中的每两个有源装置区上形成第一多个大致共线的小孔，跨越 所述第一多个中的每一小孔的至少上部的距离超过对应有源装置区的宽度；形成第二多个大致共线的小孔，其与在其上未定位有所述第一多个中的小孔的有 源装置区上的所述第一多个中的小孔横向偏移，跨越所述第二多个中的每一小孔的 至少上部的距离超过对应有源装置区的宽度；以及在所述第一多个及所述第二多个中的每一小孔中形成接触插塞。15. 根据权利要求14所述的方法，其中形成所述第一多个及所述第二多个大致共线的 小孔包括以超过所述第一间距的第二间距形成所述第一多个及所述第二多个大致 共线的小孔中的每一者。16. 根据权利要求14所述的方法，其中形成所述第一多个及所述第二多个大致共线的 小孔包括以约为所述第一间距的两倍的第二间距形成所述第一多个及所述第二多 个大致共线的小孔中的每一者。17. 根据权利要求14-16中任一权利要求所述的方法，其进一步包括在所述介电层及所述接触插塞上设置中间介电层；在所述中间介电层上形成蚀刻终止层，所述蚀刻终止层包含在每一接触插塞上对 准的小孔；在所述蚀刻终止层上设置上部介电层；以及大致并发地在所述上部介电层中形成对应于下伏有源装置区的横向延伸的沟槽 以及在所述中间介电层中形成接触孔，其中的每一接触孔位于沟槽与接...

【专利技术属性】
技术研发人员：约翰K李，金铉台，理查德L斯托克斯，卢安特兰，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：US[美国]