快闪存储器存取电路制造技术

一种包括指令处理器（１０）、快闪存储器设备（１４ａ）、快闪控制电路（１４）和工作存储器（１６）的系统。使中断程序的指令保持被存储在快闪存储器设备（１４ａ）中。当指令处理器（１０）接收到中断信号时，指令处理器（１０）执行装入指令，以引起快闪控制电路（１４）从快闪存储器设备（１４ａ）中装入中断程序的所述指令到工作存储器（１６）中。随后利用指令处理器（１０）执行来自工作存储器（１６）的中断程序的指令。优选地，在中断发生时，测试中断程序的所述指令的拷贝是否被存储在工作存储器（１６）中。如果发现拷贝被存储，则在完成中断发生时正在进行的存取指令的执行之前，开始执行来自该拷贝的所述指令。如果未发现拷贝被存储，则首先完成存取指令的执行，并且随后指令处理器（１０）执行装入指令，接着执行来自工作存储器（１６）的中断程序的拷贝的指令。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种快闪存储器(flash memory)存取电路，以及一种操 作快闪存储器存取电路的方法。
技术介绍
快闪存储器本身已经广为人知。快闪存储器提供高密度、非易失的存 储器。特别是NAND(与非)闪存提供高电路密度。然而，与现有技术水平 的RAM存储器相比，这是以长的存取等待时间以及相对慢的存取速度为代 价的。因此利用处理系统的主处理器对快闪存储器进行的控制会显著地减 慢处理。US 6,874，044公开了一种快闪卡读取器，其控制在快闪存储器和USB 总线以及一些本地智能之间的数据转移。为了转移，快闪卡读取器包含与 USB总线接口的串行引擎、与快闪存储器耦合的快闪卡控制器以及用于在 快闪卡控制器和串行接口之间缓沖数据的RAM緩沖器。该快闪卡也包含CPU 和ROM指令存储器。CPU是执行来自ROM的指令的指令处理器。这使得在 快闪卡读取器中本地执行程序以增强其功能性成为可能。为了避免在由CPU进行的程序有关的数据转移(包括指令装入(load)) 之间的总线沖突以及快闪存储器降低速度，US 6, 874， 044在串行引擎和快 闪卡控制器之间使用两条总线。CPU和串行接口二者都能够传送存取请求 给快闪卡控制器。快闪卡控制器自主地处理这些请求，而同时CPU和串行 接口可以进行其它动作。专利技术概述本专利技术的目的尤其是提供一种筒单的快闪存储器存取电路，在该电路 中需要更少的开销来为指令处理器提供用于程序的存储。本专利技术由独立权 利要求来限定。从属权利要求限定有优势的实施例。根据一个方面，提供了一种按照权利要求1的快闪存储器存取电路。 在该电路中，指令处理器对指令的执行被用于控制存取快闪存储器设备的 快闪控制电路。这与使用快闪存储器来提供程序指令给指令处理器相组 合，所述程序指令至少包括中断程序的指令，用于处理被用信号通知给指 令处理器的中断。在实施例中，中断包括由快闪存储器存取电路的通信电路——诸如USB从电路——生成的中断。指令处理器通过执行来自工作存储器的中断程序的指令而处理中断， 使用已经从快闪存储器装入到工作存储器的中断程序的指令的拷贝。指令 处理器可以直接对工作存储器寻址，或可以使用存储器管理单元将处理器 发布的快闪存储器中存储位置的地址映射到其中存储有快闪存储器的内 容拷贝的工作存储器中的位置。当中断被生成并且用于处理中断的指令不 在工作存储器中时，指令处理器通过首先执行装入指令以从快闪存储器装 入中断程序的指令，而对中断进行处理。这样，避免了对于用来存储中断 程序的指令存储器空间的需求，并且不需要在工作存储器中为中断程序预 先保留固定的空间。在典型的实施例中，中断处理(interrupt handling)涉及到自动禁 止其它中断(至少是相同和更低优先级别的中断)、以及在其它中断保持 被禁止时执行中断处理程序的指令、后随以中断的重新使能。在另一个实 施例中，从快闪存储器设备装入的拷贝内的中断程序的指令包括在所述重 新使能之前将被执行的指令。在实施例中，测试中断程序的指令的拷贝是否已经在接收到中断之前 被存储在工作存储器中。可以由指令处理器自己执行测试，或例如由存储 器管理单元进行测试。在另一个实施例中，指令处理器用以执行中断程序 的指令和执行用于完成先前启动的存取请求的指令的顺序取决于是否发现该拷贝先前被存储。如果拷贝被先前存储，则指令处理器首先执行中断 程序的指令，如果拷贝未被先前存储，则指令处理器推迟装入该拷贝和该 拷贝的后续执行，直到用来处理先前启动的存取请求的指令的执行已经完 成。这样，在没有必须重新启动对先前的存取请求的处理、或甚至丟失此 类请求的数据的开销的情况下，能够达到处理中断的最大速度。这些实施例对于NADN闪存存取特别有优势，因为它们减轻其相当长的 存取等待时间的影响。根据本专利技术的另一个方面，指令处理器定义快闪存储器设备的存取请 求的队列。在实施例中，中断程序的指令的拷贝通过如下方式被装入，即 在队列中放置一个这样做的请求，是在先前的请求之后，并在处理装入中 断程序的指令的拷贝的请求以及处理该中断之前使用指令处理器处理队 列中先前的请求。在实施例中，指令处理器执行指令来引起按流水线方式处理队列中的请求。"流水线法"，正如此处使用的，假定对存取请求的处理包括接连的阶段(stage)，其中，不同的操作被应用于存取数据。以流水线的方 式操作意指处理不同请求的不同阶段被彼此并行地执行。不同阶段的例子 例如包括如下阶段擦除快闪存储器中存储单元(memory cell)的块、 对存储单元的块进行编程、读取存储单元的块、在快闪存储器芯片和快闪 控制器之间转移数据、在快闪控制器和工作存储器之间转移数据、以纠错 码(ECC)方式对数据块进行编码、根据ECC (即纠错)进行解码、以及加 密和解密。对于快闪存储器的不同的存储体(bank),编程和读取可以被 并行地执行，但是只要这是对单个请求的数据发生的，则其不被称作为不 同请求的流水线执行。这些电路部分在由指令处理器执行的指令的控制下，从处理器接收控制信 号以从指令处理器启动每一阶段。这样，指令处理器足以控制在什么时候 执行不同的流水线阶段。在实施例中，对请求进行加密和以ECC方式进行编码-故作为一个阶段 顺序地执行，该阶段与涉及到对另一个请求进行编程的阶段形成流水线。 在这种情形下，可以提供一对存储器，其中一个存储器被用于执行对一个 请求的加密和编码，而另一个存储器被用于对另一个请求进行编程，存储器的角色对于交替的请求而交换。已经发现，编程的速度是使得即使在 加密和编码不是相互流水线化的情况下，也达到最大的速度。在实施例中，避免对队列中的快闪读取请求和快闪编程请求的流水线 化执行进行混合。在启动执行一种类型的请求(读取或编程)的第一阶段 之前，首先完成先前的有不同类型的请求(编程或读取)的各阶段的执行 的所有阶段。这显著地简化了快闪存储器的存取。通过使用以下附图对示范实施例进行描述，这些和其它目的以及有利 的各方面将变得明显。 附图简介附图说明图1显示快闪存储器系统； 图2显示中断处理的流程图； 图3显示快闪存储器系统；和 图4显示NAND快闪控制电路。 具体实施例方式8图1显示快闪存储器系统的实施例，其包括指令处理器IO、存储器管理接口 12、 NAND快闪控制电路14、 NAND快闪存储器14a、本地存储器电 路16以及通信接口 18。指令处理器10经由存储器管理接口 12耦合到本 地存储器电路16和通信接口 18。此外，存储器管理接口 12经由NAND快 闪控制电路14和快闪存储器端口 301耦合到NAND快闪存储器14a。通信 接口 18具有用于接收和/或传送信息的端子(terminal) 19，以及与指令 处理器10的中断输入相耦合的输出。通信接口 18可以根据端子19上的 已知USB (通用串行总线)来支持例如通信。本地存储器电路16可以是诸 如SRAM或DRAM的易失性存储器电路。该系统的组件可以被集成到一个集 成电路中。在实施例中，除NAND快闪存储器14a之外的各组件被一起集 成到一个集成电路中，NAND快闪存储器14a被集成到一个或多个分离的集 成电路中。在本实施例中，快闪存储器端口 301包括其中集成本文档来自技高网...

【技术保护点】
一种快闪存储器存取电路，包括：　快闪接口端口（３０１），用于存取快闪存储器设备（１４ａ）；　工作存储器（１６），其被耦合到所述快闪接口；　快闪控制电路（１４）；和　指令处理器（１０），其被耦合到所述工作存储器（１６） 和快闪控制电路（１４），该指令处理器（１０）具有中断输入，该指令处理器（１０）被编程为：通过执行装入指令以引起快闪控制电路经由所述快闪接口从快闪存储器（１４ａ）装入中断程序的指令的拷贝以存储到工作存储器（１６）中，而处理在中断输入中被用信号通知的中断，以及随后通过执行来自工作存储器（１６）的拷贝的指令，而处理该中断。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：VMG范阿克特，N拉姆伯特，
申请(专利权)人：皇家飞利浦电子股份有限公司，
类型：发明
国别省市：NL[荷兰]