自组装侧壁间隙壁制造技术

本发明专利技术提供一种半导体结构，其包括直接抵接至少一个图案化材料层的形貌边缘的间隙壁。间隙壁是自组装嵌段共聚物的不可移除的聚合嵌段成分。还提供一种利用自组装嵌段共聚物技术来形成包括本发明专利技术的间隙壁的半导体结构的方法。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种纳米结构，并具体涉及半导体结构及其制造方法。更具体地，本专利技术涉及一种包括至少一个图案化区域的纳米结构及利用自组装聚合物技术(self-assembled polymer technology)制造此结构的方法，该至少一个图案化区域包括至少一种材料且具有包括由自组装聚合物的聚合嵌段成分(polymeric block component)构成的侧壁间隙壁的形貌边缘(topographicedge)。
技术介绍
场效晶体管(FET)是当今集成电路的基本结构单元。这种晶体管可形成在常规的块状衬底(诸如硅)或绝缘体上半导体(SOI)衬底中。目前，FET是通过在栅极电介质和衬底上沉积栅极电极来制造。一般而言，晶体管制造工艺进行光刻及蚀刻工艺以限定导电的(例如多晶硅)栅极结构。随后栅极结构和衬底典型地被热氧化(但并非总是如此)，并且在此之后，通过注入形成源极/漏极延伸。有时，使用源极/漏极延伸的间隙壁来执行注入，以在栅极与注入结之间产生一定的距离。在一些情况下，诸如在制造n-FET器件时，在没有源极/漏极延伸的间隙壁的状态下注入n-FET器件的源极/漏极延伸。对于p-FET器件，典型地在存在源极/漏极延伸的间隙壁的状态下注入源极/漏极延伸。在注入源极/漏极延伸之后，典型地形成比源极/漏极延伸的间隙壁更厚的间隙壁。随后在存在厚间隙壁的状态下进行深源极/漏极注入。进行高温退火以使结活化，其后通常使源极/漏极以及栅极的顶部硅化。硅化物的形成典型地需要在含Si的衬底上沉积耐火金属(refractory metal)并随后进行高温热退火工艺以产生硅化物材料。硅化工艺形成到深源极/漏极区域及栅极导体的低电阻率接触。在上文中，较厚的间隙壁在栅极电极(即，多晶硅或任何其他导电材料)与用以确定FET的半导体电特性的注入掺杂剂之间提供自对准偏移(self-aligned offset)。为了制造比现行集成电路(IC)具有更高集成度的诸如存储器、逻辑电路及其他装置的集成电路，必须找到进一步缩小FET的尺寸的方式。缩小晶体管尺寸可实现性能与紧凑度的提高，但这样的缩小具有一些器件劣化效应。通过降低晶体管线宽、减小栅极氧化物厚度以及降低源极/漏极延伸电阻，可获得高性能FET器件的新一代的改善。较小的晶体管线宽使得源极与漏极之间的距离更小。这使得互补金属氧化物半导体(CMOS)电路的开关速度变得更快。除了上文所述的之外，尺寸缩小的FET所使用的间隙壁也必须相应缩小，以提供紧凑的器件。然而，包括沉积电介质材料(诸如硅的氧化物或硅的氮化物)及各向异性蚀刻的形成间隙壁的传统方法由于器件尺寸持续缩小而变得比较不实用。形成间隙壁时采用的各向异性蚀刻步骤也不是所希望的，因为其通常会更改、移除和/或损坏FET区域内的各种材料。应注意，上述问题不仅涉及FET器件。事实上，在包括间隙壁的任何纳米结构(间隙壁抵接结构内的材料或材料堆叠的形貌边缘)中，都存在上述与传统的间隙壁形成和器-->件缩小相关的问题。由上可知，需要提供可以用在各种纳米结构中的、新的并改善的间隙壁，以保护结构内存在的材料或材料堆叠的形貌边缘。具体地，需要保护栅极堆叠结构的边缘的、新的并改善的间隙壁。
技术实现思路
本专利技术提供一种可用于各种纳米结构中的间隙壁，以保护结构内存在的材料或材料堆叠的形貌边缘。具体地，采用包括自组装嵌段共聚物的聚合嵌段成分的间隙壁，以保护材料或材料堆叠的形貌边缘。本专利技术的间隙壁可以是在一些应用中可移除的牺牲间隙壁，或者可以是保留在结构中的永久间隙壁。一般而言，本专利技术提供一种纳米结构，包括：图案化区域，包括至少一个材料层并且具有至少一个形貌边缘；和直接抵接形貌边缘的间隙壁，该间隙壁包括自组装嵌段共聚物的聚合嵌段成分。在本专利技术的一些实施例中，本专利技术所采用的自组装嵌段共聚物选自由以下材料组成的组：聚苯乙烯-嵌段-聚甲基丙烯酸甲酯(PS-b-PMMA)、聚苯乙烯-嵌段-聚异戊二烯(PS-b-PI)、聚苯乙烯-嵌段-聚丁二烯(PS-b-PBD)、聚苯乙烯-嵌段-聚乙烯吡啶(PS-b-PVP)、聚苯乙烯-嵌段-聚环氧乙烷(PS-b-PEO)、聚苯乙烯-嵌段-聚乙烯(PS-b-PE)、聚苯乙烯-嵌段-聚有机硅酸盐(PS-b-POS)、聚苯乙烯-嵌段-聚二茂铁基二甲基硅烷(PS-b-PFS)、聚环氧乙烷-嵌段-聚异戊二烯(PEO-b-PI)、聚环氧乙烷-嵌段-聚丁二烯(PEO-b-PBD)、聚环氧乙烷-嵌段-聚甲基丙烯酸甲酯(PEO-b-PMMA)、聚环氧乙烷-嵌段-聚乙基乙烯(PEO-b-PEE)、聚丁二烯-嵌段-聚乙烯吡啶(PBD-b-PVP)、及聚异戊二烯-嵌段-聚甲基丙烯酸甲酯(PI-b-PMMA)。在本专利技术的具体实施例中，提供一种纳米结构，包括：半导体衬底；至少包括图案化栅极电极的图案化材料堆叠，所述图案化栅极电极具有形貌边缘；以及直接抵接所述形貌边缘的间隙壁，所述间隙壁包括自组装嵌段共聚物的聚合嵌段成分。除了上述半导体结构之外，本专利技术还提供一种制造本专利技术的间隙壁的方法，其可应用于任何传统的纳米结构工艺流程中。本专利技术的间隙壁采用自组装嵌段共聚物技术形成，因此其不会更改、损坏和/或移除存在于周围区域中的任何材料。此外，本专利技术的方法在制造间隙壁期间不利用任何各向异性蚀刻技术。一般而言，本专利技术的方法包括：设置包括至少一个材料层并具有至少一个形貌边缘的图案化区域；以及形成直接抵接所述形貌边缘的间隙壁，所述间隙壁包括自组装嵌段共聚物的聚合嵌段成分。更具体地，形成间隙壁的工艺包括：涂敷自组装嵌段共聚物到包括至少一个材料层的图案化区域，退火以形成可移除聚合成分和不可移除聚合成分的有序阵列，以及移除所述可移除聚合成分。在本专利技术的另一实施例中，该方法包括以下步骤：在半导体衬底的表面上设置至少包括图案化栅极电极的图案化材料堆叠，所述图案化栅极电极具有形貌边缘；以及形成直接抵接所述形貌边缘的间隙壁，所述间隙壁包括自组装嵌段共聚物的聚合嵌段成分。-->附图说明图1A-1E是(通过横截面视图)描绘根据本专利技术的所使用的基本工艺步骤的图示。图2A-2B是(通过横截面视图)描绘本专利技术的两个附加实施例的图示，在该附加实施例中采用自组装技术来设置与材料层或材料堆叠的形貌边缘抵接的间隙壁。具体实施方式本专利技术提供一种保护纳米结构内的材料或材料堆叠的形貌边缘的间隙壁及其制造方法，现将参考下面的论述及本申请的附图对本专利技术进行详细的描述。请注意，本申请的附图仅处于解释的目的而被提供，因此其并未按比例绘制。在下面的描述中，为了充分理解本专利技术，提出了许多具体细节，如具体的结构、成分、材料、尺寸、工艺步骤以及技术。然而，本领域的普通技术人员应当了解，本专利技术可在没有以上具体细节的情况下实施。在其他情况下，为了避免模糊本专利技术，对已知的结构或工艺步骤不做描述。应当理解，当称一个元件(如层、区域或衬底)位于另一元件“上”或“上面”时，则该元件可以直接在另一元件的上面或者也可以存在插入的元件。相反，当称一个元件“直接”位于另一元件上或上面时，则不存在插入元件。还应当理解，当成称一个元件“连接”或“耦合”至另一元件时，则该元件可以直接连接或耦合至另一元件或者也可以存在插入元件。相反，当本文档来自技高网...

【技术保护点】
一种半导体结构，包括：图案化区域，包括至少一个材料层并且具有至少一个形貌边缘；和直接抵接所述形貌边缘的间隙壁，所述间隙壁包括自组装嵌段共聚物的聚合嵌段成分。

【技术特征摘要】
【国外来华专利技术】US 2007-10-9 11/869,171;US 2007-10-9 11/869,1781.一种半导体结构，包括：图案化区域，包括至少一个材料层并且具有至少一个形貌边缘；和直接抵接所述形貌边缘的间隙壁，所述间隙壁包括自组装嵌段共聚物的聚合嵌段成分。2.如权利要求1所述的半导体结构，其中所述自组装嵌段共聚物包括：聚苯乙烯-嵌段-聚甲基丙烯酸甲酯(PS-b-PMMA)、聚苯乙烯-嵌段-聚异戊二烯(PS-b-PI)、聚苯乙烯-嵌段-聚丁二烯(PS-b-PBD)、聚苯乙烯-嵌段-聚乙烯吡啶(PS-b-PVP)、聚苯乙烯-嵌段-聚环氧乙烷(PS-b-PEO)、聚苯乙烯-嵌段-聚乙烯(PS-b-PE)、聚苯乙烯-嵌段-聚有机硅酸盐(PS-b-POS)、聚苯乙烯-嵌段-聚二茂铁基二甲基硅烷(PS-b-PFS)、聚环氧乙烷-嵌段-聚异戊二烯(PEO-b-PI)、聚环氧乙烷-嵌段-聚丁二烯(PEO-b-PBD)、聚环氧乙烷-嵌段-聚甲基丙烯酸甲酯(PEO-b-PMMA)、聚环氧乙烷-嵌段-聚乙基乙烯(PEO-b-PEE)、聚丁二烯-嵌段-聚乙烯吡啶(PBD-b-PVP)、或聚异戊二烯-嵌段-聚甲基丙烯酸甲酯(PI-b-PMMA)。3.如权利要求1或2所述的半导体结构，其中所述间隙壁具有在其最底部测量的小于50nm的宽度。4.如权利要求3所述的半导体结构，其中所述宽度从约10至约40nm。5.如任意前述权利要求所述的半导体结构，其中所述图案化区域通过光刻限定。6.如任意前述权利要求所述的半导体结构，其中所述图案化区域包括半导体材料、电介质材料、导电材料或它们的任何多层组合。7.如任意前述权利要求所述的半导体结构，其中所述图案化区域包括场效晶体管的图案化栅极电极。8.如任意前述权利要求所述的半导体结构，其中所述图案化栅极电极包括含Si导体、导电金属、导电金属合金、金属硅化物、金属氮化物或它们的任何多层堆叠组合。9.如任意前述权利要求所述的半导体结构，其中所述图案化区域还包括位于所述图案化栅极电极下方的栅极电介质。10.如权利要求9所述的半导体结构，其中所述栅极电介质是具有大于4.0的介电常数的电介质材料。11.一种根据任意前述权利要求的半导体结构，包括：半导体衬底和所述图案化区域，所述图案化区域包括至少具有图案化栅极电极的图案化材料堆叠，所述图案化栅极电极具有形貌边缘。12.如权利要求11所述的半导体结构，还包括位于所述图案化材料堆叠的足印的金属半导体合金层，所述金属半导体合金层具有与所述间隙壁的...

【专利技术属性】
技术研发人员：布鲁斯多丽丝，卡尔J拉登斯，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]