一种实现为３Ｄ集成装置（１０）的只读存储器，其具有第一层（１０′），第二层（１０″），以及用于将该第一层连接到该第二层的被接合的层间连接（２８、３０、３２、３４、３６、３８）。两层之间的物理接合实现对只读存储器的编程。层可以是晶圆的形式或管芯的形式。第一层包括功能性有源装置（２６、２７、４６、４８、４９）和至少一个未编程的有源装置（４０、４１、４２、４３）。第二层至少包括与至少一个未编程的有源装置关联的导电线路（１６、１７）。该被接合的层间连接包括至少一个被接合的可编程层间连接（３２、３４、３６、３８），以用于对该至少一个未编程的有源装置进行编程，并且用于为被编程的有源装置提供导电线路。因此，这两层形成了被编程的ＲＯＭ。通过接合这两层可以实现其他类型的可编程存储装置。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术总体涉及半导体，具体地讲，涉及半导体只读存储器(ROM)及其编程。
技术介绍
已知为3D (三维)集成技术的集成技术在单个集成电路中使用各种类型电路的分 层的堆叠，以减少整个电路的引脚。3D集成技术的一个应用是用于半导体存储器或用于存 储器加上逻辑电路。然而，这种3D技术涉及复杂的半导体制造技术。通常在集成电路中实现可编程的只读存储器(ROM)。对这种存储器进行的编程可 以在存储器制造之后，并且该情况被已知为现场可编程；或在存储器制造期间，该情况被已 知为掩模只读存储器。制造之后被编程的一种存储器是现场可编程存储器，并且典型地，其 使用熔丝或反熔丝。现场可编程存储器需要在掩模ROM中不需要的额外的电路，并且另外 的电路占用电路面积并增加成本。例如，执行现场编程涉及高编程电压。另外，现场编程慢， 并消耗大量的测试设备时间。通过使用编程掩模来在制造期间进行编程的存储器避免现场 可编程ROM的慢速编程的开销。但是，其缺点在于，该集成电路和客户定制集成电路相似， 并且需要特有的工艺和处理。因此对这种类型的产品，必须更加仔细地对其库存控制进行 监测。另外，如果在制造过程中编程发生得相对较早，那么ROM的掩模编程步骤与集成电路 完成之间的制造时间量对用户来说是一个问题。为了增加与半导体存储器关联的封装密度，有些人已实现了多芯片存储模块。这 些模块通常由不可编程的动态随机存取存储器(DRAM)构成。如果要实现可编程存储器，则 这些存储器通常为FLASH存储器。然而，FLASH存储器模块与ROM相比贵得多，并且其数据 安全性比ROM产品低。附图说明本专利技术通过实例的方式示出，并且其不限于附图，在所述附图中同样的标记表示 相似的元件。为了简化和清晰起见，示出了附图中的元件，但这些元件不一定按比例绘制。图1以局部示意的形式示出根据本专利技术的被编程的只读存储器(ROM)；图2以局部示意的形式示出在第一层中被实现的图1的ROM的一部分；图3以局部示意的形式示出在第二层中被实现的图1的ROM的一部分；图4以透视图的形式示出根据为完成图1的ROM的编程的第一个实施例的沿着第 一方向的第一层到第二层的连接；图5以透视的形式示出根据图1和4示出的编程的沿着第二方向的第一层和第二 层的连接；图6以透视的形式示出根据为完成图1的ROM编程的第二实施例的沿着第一方向 的第一层和第二层的连接；以及图7以透视的形式示出根据图1和图6示出的编程的沿着第二方向的第一层和第二层的连接。具体实施例方式图1中示出的是只读存储器或者ROM 10的示意图，其具有诸如存储单元11、12、13和14的存储单元的阵列。在一种形式中，ROM 10是集成电路上的诸如处理器、逻辑电 路、控制电路等的额外的电路的一部分，所述集成电路通常被称作芯片上系统(SOC)。另一 种形式中，ROM 10可以是独立的存储器集成电路。每个存储单元以存取晶体管的形式被实 现。为了便于示出，实现的仅仅是在行和列的对称阵列中被布置的大量存储单元中的一部 分。在ROM 10内部的是多条列选择线，例如，列选择线16和列选择线17。还存在多条字 线，例如，字线23和24，所述多条字线与列选择线垂直。在ROM内部的是多条位线，例如，第 一位线20和第二位线21。位线20和21与字线垂直。每一位线(包括位线20和21)都连 接到感应放大器46的对应输入。列选择晶体管26是N-沟道晶体管，并且其漏极连接到标 注为Vdd的电源电压。列选择晶体管26的栅极连接到标注为“列选择1”的第一列选择信 号。列选择晶体管26的源极连接到被连接的层间连接28。被连接的层间连接28用六边形 表示，其指示所述被连接的层间连接28物理上连接了两个独立的层。本文使用的术语“层 (stratum) ”指集成电路晶圆、集成电路管芯或其他类型的用作支撑电路的衬底。层间连接 28连接到列选择线16。列选择晶体管27是N-沟道晶体管，并且其漏极连接到标注为Vdd 电源电压。列选择晶体管27的栅极连接到标注为“列选择2”的第二列选择信号。列选择 晶体管27的源极被连接到被连接的层间连接30。被连接的层间连接30也用六边形表示， 其指示所述被连接的层间连接30物理上连接了两个独立的层。层间连接30电连接到列选 择线17。列选择线16也电连接到开放可编程层间连接32。开放可编程层间连接32是在 层之间没有物理地或电气地连接的层间连接。因此，开放可编程层间连接32被编程为“0”。 列选择线16也连接到开放可编程层间连接36。开放可编程层间连接36也是在层之间没有 物理地或电气地连接的层间连接。因此，开放可编程层间连接36被编程为“0”。列选择线 17还连接到闭合可编程层间连接34。闭合可编程层间连接34是如下的层间连接，其物理 地连接到与被连接的层间连接28和30中的每个连接的层相同的层上。另外，闭合可编程 层间连接34电连接到列选择线17和晶体管41的漏极。因此，闭合可编程层间连接34被 编程为逻辑“1”。列选择线17还连接到开放可编程层间连接38。开放可编程层间连接38 是在层之间没有物理地或电气地连接的层间连接。因此，开放可编程层间连接38被编程为 逻辑“0”。晶体管40被用于实现存储单元11，并且其是N-沟道晶体管。晶体管40的漏极 连接到开放可编程层间连接32。晶体管40的栅极连接到字线23。晶体管40的源极连接 到位线20。晶体管41用于实现存储单元12，并且其是N-沟道晶体管。晶体管41的漏极 连接到闭合可编程层间连接34。晶体管41的栅极连接到字线23。晶体管41的源极连接 到位线21。晶体管42用于实现存储单元13，并且其是N-沟道晶体管。晶体管42的漏极 连接到开放可编程层间连接36。晶体管42的栅极连接到字线24。晶体管42的源极连接 到位线20。晶体管43用于实现存储单元14，并且其是N-沟道晶体管。晶体管43的漏极 连接到开放可编程层间连接38。晶体管43的栅极连接到字线24。晶体管43的源极连接 到位线21。字线驱动器48具有用于接收“字线1使能”信号的输入。字线驱动器48的输 出连接到字线23。字线驱动器49具有用于接收“字线2使能”信号的输入。字线驱动器49 的输出连接到字线24。在操作中，ROM 10是使用两个层来执行的可编程ROM。ROM 10是仅可以一次编程 的。经由接合界面，需要两个层来实现对ROM的编程。两个层之间的接合界面连接选择性 闭合的可编程层间连接和被连接的层间连接。这里所述的层可以采用各种形式实现，但通 常是具有多管芯的半导体晶圆或半导体管芯。ROM 10的功能将会被简要地描述。当编程 时，当存储单元11、12、13和14中的任意一个被寻址时，图1示出的以前被编程的位值被感 应放大器46感测。例如，为了对存储单元12进行寻址，“列选择2”信号被激活的同时“字 线1使能”信号被使能。晶体管40和41都成为导电的，而晶体管42和43不导电。另外， 电源电压Vdd通过列选择晶体管27、被连接的层间连接30和闭合可编程层间连接34连接到 晶体管41。因为晶体管41是导通的，所以“位线2”中流动的电流被感应放大器46感测为 逻辑“1”。ROM 10的编程发生在线驱动器、感应放大器本文档来自技高网...
【技术保护点】
一种可编程只读存储器，包括：第一层，所述第一层包括功能性有源装置和至少一个未编程的有源装置；第二层，所述第二层至少包括与所述至少一个未编程的有源装置关联的导电线路；以及被接合的层间连接，所述被接合的层间连接用于将所述第一层连接到所述第二层，所述被接合的层间连接包括至少一个被接合的可编程层间连接，以用于对所述至少一个未编程的有源装置进行编程，并且用于将所述导电线路与所述至少一个未编程的有源装置关联。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：赛义德M阿拉姆，罗伯特E琼斯，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US[美国]
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