一种ＡＬＰＨＡ运算器制造技术

一种ＡＬＰＨＡ运算器，包括两个３通道选１通道选择器、一加法器、一减法器、两个乘法器、三个锁存器、一二进制转十进制器、一循环移位器；所述３通道选１通道选择器用于实现并行输入转串行功能；所述加法器、减法器、乘法器用于实现运算功能，Ｘ＝（Ｘ１＊Ｃ＋Ｘ２＊（Ａ－Ｃ））／Ａ，Ａ取值为２５６，２５６为２的８次方；所述锁存器用于实现串行转并行输出；所述二进制转十进制器和循环移位器用于实现控制输入和输出。本发明专利技术利用资源共用的原理对其进行了优化，有效地减小了大量芯片面积。

【技术实现步骤摘要】
一种ALPHA运算器
本专利技术涉及一种运算器，具体是指一种ALPHA运算器。
技术介绍
如果要用硬件实现图像叠加处理，就需要用到ALPHA运算器。现有的ALPHA 运算器结构较为复杂，占用芯片面积较大。ALPHA运算的标准公式如下R = (R1*C+R2* (A-C)) /AG = (G1*C+G2* (A-C)) /AB = (B1*C+B2*(A_C))/AA为支持的透明度级别；Rl、GU Bl为背景数据；R2、G2、B2为前景数据；C为前景透明度。如要实现该运算，需要大量的乘法器、加法器、减法器和除法器，占用芯片面 积非常大。
技术实现思路
本专利技术所要解决的技术问题在于提供一种节省资源、占用芯片面积较少的 ALPHA运算器。本专利技术采用以下技术方案解决上述技术问题一种ALPHA运算器，包括两个3通道选1通道选择器、一加法器、一减法器、 两个乘法器、三个锁存器、一二进制转十进制器、一循环移位器；所述3通道选1通道选择器用于实现并行输入转串行功能；所述加法器、减法器、乘法器用于实现运算功能，X= (X1*C+X2* (A-C))/ A, A取值为256，256为2的8次方；所述锁存器用于实现串行转并行输出；所述二进制转十进制器和循环移位器用于实现控制输入和输出。本专利技术的优点在于利用资源共用的原理对其进行了优化，有效地减小了大量 芯片面积。附图说明下面参照附图结合实施例对本专利技术作进一步的描述。图1是本专利技术运算电路图。具体实施方式ALPHA运算的标准公式如下R = (R1*C+R2* (A-C)) /AG= (G1*C+G2*(A-C))/AB = (B1*C+B2*(A_C))/AA为支持的透明度级别；Rl、GU Bl为背景数据；R2、G2、B2为前景数据；C为前景透明度。由于三组公式运算方式相似，所以本专利技术改成由一组公式来运算，X = (X1*C+X2* (A-C))/A，这样芯片的使用面积缩小成原来的1/3。把A取256，256为2 的8次方，这样可以去一个除法器，又减小了一定面积。该运算电路如图1所示，包括两 个3通道选1通道选择器Cl、C2、一加法器Al、一减法器Dl、两个乘法器Ml、M2、 三个锁存器Ql、Q2、Q3、一个二进制转十进制器F1、一个循环移位器E1。3通道选1通道选择器Cl、C2用于实现并行输入转串行功能；加法器Al、减 法器D1、乘法器Ml、M2用于实现运算功能，X = (X1*C+X2*(A_C))/A，A取值为 256，256为2的8次方；锁存器Ql、Q2、Q3用于实现串行转并行输出；二进制转十进 制器Fl和循环移位器El用于实现控制输入和输出。 工作原理1、判断是否RESET无效且EN有效？是，跳到第2步，否，则继续本步骤；2、二进制转十进制器Fl控制3通道选1通道选择器Cl、C2选R通道，CLK 输出低电平；3、R数据经减法器D1、乘法器Ml、M2和加法器Al进行运算；4、循环移位器El控制锁存器Ql存储加法器Al运算的结果；5、二进制转十进制器Fl控制3通道选1通道选择器Cl、C2选G通道；6、G数据经减法器D1、乘法器Ml、M2和加法器Al进行运算；7、循环移位器El控制锁存器Q2存储加法器Al运算的结果；8、二进制转十进制器Fl控制3通道选1通道选择器Cl、C2选B通道；9、B数据经减法器D1、乘法器Ml、M2和加法器Al进行运算；10、循环移位器El控制锁存器Q3存储加法器Al运算的结果；11、CLK输出高电平；跳到第1步。本专利技术利用资源共用的原理对其进行了优化，有效地减小了大量芯片面积。权利要求1. 一种ALPHA运算器，其特征在于包括两个3通道选1通道选择器、一加法器、 一减法器、两个乘法器、三个锁存器、一二进制转十进制器、一循环移位器； 所述3通道选1通道选择器用于实现并行输入转串行功能；所述加法器、减法器、乘法器用于实现运算功能，X= (X1*C+X2*(A_C))/A，A取 值为256，256为2的8次方；所述锁存器用于实现串行转并行输出；所述二进制转十进制器和循环移位器用于实现控制输入和输出。全文摘要一种ALPHA运算器，包括两个3通道选1通道选择器、一加法器、一减法器、两个乘法器、三个锁存器、一二进制转十进制器、一循环移位器；所述3通道选1通道选择器用于实现并行输入转串行功能；所述加法器、减法器、乘法器用于实现运算功能，X＝(X1*C+X2*(A-C))/A，A取值为256，256为2的8次方；所述锁存器用于实现串行转并行输出；所述二进制转十进制器和循环移位器用于实现控制输入和输出。本专利技术利用资源共用的原理对其进行了优化，有效地减小了大量芯片面积。文档编号G06F7/57GK102023839SQ20101058653公开日2011年4月20日 申请日期2010年12月10日 优先权日2010年12月10日专利技术者洪锦坤 申请人:福州瑞芯微电子有限公司本文档来自技高网...

【技术保护点】
一种ＡＬＰＨＡ运算器，其特征在于：包括两个３通道选１通道选择器、一加法器、一减法器、两个乘法器、三个锁存器、一二进制转十进制器、一循环移位器；所述３通道选１通道选择器用于实现并行输入转串行功能；所述加法器、减法器、乘法器用于实现运算功能，Ｘ＝（Ｘ１＊Ｃ＋Ｘ２＊（Ａ－Ｃ））／Ａ，Ａ取值为２５６，２５６为２的８次方；所述锁存器用于实现串行转并行输出；所述二进制转十进制器和循环移位器用于实现控制输入和输出。

【技术特征摘要】

【专利技术属性】
技术研发人员：洪锦坤，
申请(专利权)人：福州瑞芯微电子有限公司，
类型：发明
国别省市：35[中国|福建]