用于具有单元间干扰的闪存的序列检测制造技术

一种存储器集成电路（ＩＣ）包括读取模块和序列检测器模块。读取模块读取沿位线和字线之一设置的Ｓ个存储单元（单元）并且生成Ｓ个读取信号，这里Ｓ是大于１的整数。序列检测器模块基于Ｓ个读取信号和参考信号检测数据序列。该数据序列包含存储在Ｓ个单元中的数据。每个参考信号包含与Ｓ个单元中的一个单元相关的无干扰信号以及与Ｓ个单元中的另一个单元相关的干扰信号，所述Ｓ个单元中的另一个单元与所述Ｓ单元中的一个单元相邻。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体存储器，更特别地是涉及当存在单元间干扰时，使用序列检测 估计存储在半导体存储器中的数据。
技术介绍
此处所提供的背景描述是为了概括地介绍本公开的背景。目前列举的专利技术者的工 作，在本背景部分中所描述的工作的范围内，以及在提交时不能另外地认为是现有技术的 本描述的各个方面，均既不特意地也不暗示地承认它们是针对本公开的现有技术。存储二进制数据的半导体存储器(存储器)一般是两种类型易失性的和非易失 性的。当存储器的供电被关闭时，易失性存储器丢失所存储的数据。另一方面，当存储器的 供电被关闭时，非易失性存储器保留所存储的数据。存储器典型地被封装在存储器集成电路(IC)中。存储器IC包括存储器阵列。存 储器阵列包含存储器单元(单元)的行和列。单元存储二进制数据(位)。例如闪存和相 变存储器之类的存储器的单元能够在每单元中存储多于一位的数据。现在参考图1，所示为示例性的存储器IC 10。存储器IC 10包括存储器阵列12、 位线解码器14、字线解码器16、以及控制模块18。存储器阵列12包括(M*N)个单元20的 (m+1) =M行和(n+1) = N列，这里m和η是大于1的整数。M行中的每一行都包含N个单 元。位线解码器14经由位线BLO-BLn选择单元20的N列。字线解码器16经由字线WLO-WLm 选择单元20的M行。控制模块18包括地址控制模块22和读/写(R/W)控制模块24。地址控制模块 22经由位线解码器14和字线解码器16控制单元20的寻址。R/W控制模块24经由位线解 码器14和字线解码器16控制单元20的R/W操作。存储器IC 10经由总线28与主机26通信。该总线28包括地址线、数据线和控制 线。当从单元20读取数据和向单元20写入数据时，主机26经由总线28向存储器IC 10 发出R/W指令和控制指令。控制模块18基于R/W和控制指令从单元20读取数据和向单元 20写入数据。
技术实现思路
一种存储器集成电路(IC)包括读取模块和序列检测器模块。读取模块读取沿位线和字线之一设置的S个存储单元(单元)并且生成S个读取信号，这里S是一个大于1的 整数。序列检测器模块基于S个读取信号和参考信号检测数据序列。该数据序列包含存储在S个单元中的数据。每个参考信号包含与S个单元中的一个单元相关的无干扰信号，以 及与S个单元中的另一个单元相关的干扰信号，所述S个单元中的另一个单元与所述S个 单元中的所述一个单元相邻。在另一个特征中，S个单元每个都存储N位数据，这里N是大于或等于1的整数。在另一个特征中，S个单元包含NAND闪存单元。在另一个特征中，每个参考信号包含与S个单元中的又一个单元相关的另一个干 扰信号，所述S个单元中的又一个单元与S个单元中的所述一个单元相邻，并且与所述S个 单元中的所述另一个单元不同。在另一个特征中，序列检测器模块使用Viterbi检测器、判决反馈均衡器(DFE)和 具有DFE的固定深度延迟树搜寻之一来检测数据序列。在另一个特征中，存储器IC还包括参考生成器模块，其通过向S个单元写入参考 数据并且通过读回S个单元来生成参考信号。在另一个特征中，参考生成器模块使用查找表生成参考信号。在另一个特征中，序列检测器模块还包括生成栅格(trellis)的栅格生成器模 块，栅格包含的状态每个都包括来自S个单元中的第i个单元和第(i+Ι)个单元的数据，这 里1彡i彡S。在另一些特征中，序列检测器模块还包括栅格初始化模块，其基于S个读取信号 中的第一个读取信号和对应于S个单元中的第一个单元的参考信号来初始化栅格。栅格初 始化模块生成栅格路径的初始路径量度。这些路径有选择地连接所述状态。在另一个特征中，初始路径量度包括在S个读取信号中的第一个读取信号和 对应于S个单元中的第一个单元的参考信号之间的欧式距离平方(squared Euclidean distance)，所述S个读取信号中的第一个读取信号由读取模块通过读取S个单元中的第一 个单元来生成。在另一些特征中，序列检测器模块还包括分支量度生成器模块，其生成栅格分支 的分支量度。当这些状态中的一个状态基于S个读取信号转变到这些状态中的另一个状态 时，分支把这些状态中的所述一个状态连接到这些状态中的所述另一个状态。 在另一个特征中，分支量度包含S个读取信号中的、由读取模块通过读取S个单元 中的第二个单元到倒数第二个单元来生成的一些读取信号和对应于S个单元中的第二个 单元到倒数第二个单元的参考信号中的一些参考信号之间的欧式距离平方。在另一些特征中，序列检测器模块还包括栅格终止模块，其基于S个读取信号中 的最后一个读取信号和对应于S个单元中的最后一个单元的参考信号来终止栅格。该栅格 终止模块生成最终分支量度。在另一个特征中，最终分支量度包含了 S个读取信号中的最后一个读取信号和对 应于S个单元中的最后一个单元的参考信号之间的欧式距离平方，所述S个读取信号的最 后一个读取信号由读取模块通过读取S个单元中的最后一个单元来生成。在另一个特征中，序列检测器模块还包括路径量度生成器模块，其基于初始路径 量度、分支量度和最终分支量度生成累积路径量度。在另一个特征中，序列检测器模块还包括幸存(survivor)路径选择模块，其选择 路径中具有最小累积路径量度的一个路径作为幸存路径。在另一些特征中，序列检测器模块还包括状态选择模块，其选择由幸存路径所连 接的、状态中的S个状态的序列。该状态选择模块根据这些状态中的S个状态的序列生成 数据序列。在另一个特征中，序列检测器模块还包括幸存路径选择模块，其在栅格被终止之 前选择路径中具有最小累积路径量度的一个路径作为幸存路径。在另一些特征中，序列检测器模块还包括状态选择模块，其选择由幸存路径所连 接的、状态中的少于S个状态的序列。该状态选择模块根据所述状态中的少于S个状态的 序列生成数据序列。在另一个特征中，当S个单元沿字线设置时，数据序列包括至少S位字的数据。在另一些特征中，存储器IC包括N条位线且S个单元沿N条位线中每一条位线设 置，这里N是大于1的整数。序列检测器当读取模块读取沿N条位线设置的S个单元时生 成N个数据序列，并且生成S个N位字。栅格生成器模块对N条位线的每一条生成栅格。还在另外的一些特征中，一种方法包括读取沿位线和字线之一设置的S个存储器 单元(单元)，并且生成S个读取信号，这里S是大于1的整数。该方法还包括生成参考信 号，所述参考信号包括与S个单元中的一个单元相关的无干扰信号和与S个单元中的另一 个单元相关的干扰信号，并且S个单元中的一个单元与S个单元中的另一个单元相邻。该 方法还包括基于S个读取信号和参考信号检测数据序列。该数据序列包含存储在S个单元 中的数据。在另一个特征中，该方法还包括在S个单元中的每一单元里存储N位数据，这里N 是大于或等于1的整数。在另一个特征中，该方法还包括生成参考信号，该参考信号包括与S个单元中的 又一个单元相关的另一个干扰信号，所述S个单元中的又一个单元与该S个单元中的所述 一个单元相邻并且不同于S个单元中的所述另一个单元。在另一个特征中，该方法还包括使用Viterbi检测器、判决反馈均衡器(DFE)和具 有DFE的固定深度延迟树搜寻之一来检测数据本文档来自技高网...

【技术保护点】
一种存储器集成电路（ＩＣ），包括：　　读取模块，其读取沿位线和字线之一设置的Ｓ个存储器单元（单元）并且生成Ｓ个读取信号，这里Ｓ是大于１的整数；以及　　序列检测器模块，其基于所述Ｓ个读取信号和参考信号检测数据序列，其中所述数据序列包含存储在所述Ｓ个单元中的数据，并且其中每个所述参考信号包括与所述Ｓ个单元中的一个单元相关的无干扰信号、以及与所述Ｓ个单元中的另一个单元相关的干扰信号，其中所述Ｓ个单元中的所述另一个单元与所述Ｓ个单元中的所述一个单元相邻。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：阳学仕，吴子宁，
申请(专利权)人：马维尔国际贸易有限公司，
类型：发明
国别省市：BB[巴巴多斯]