用于降低干扰的配置装置制造方法及图纸

一种用于降低在输入功率量及相位差有差异的各电路块间的干扰的配置装置，其包括位于所述电路块间且接地的隔离线。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大致上涉及一种用于降低在输入功率量及相位差有差异的电路块间的干扰的配置装置，其通过在所述电路块之间的空间形成接地的隔离线实现。
技术介绍
—般地，在CMOS处理期间，当通过半导体基板的信号损耗大时，如何防止电路因 半导体基板的干扰而失真是非常重要的。 目前正在积极从事各项研究，其通过以环形形状将导线连接至AC地电位或开发出一种诸如深n井(DNW)的工艺来克服在CMOS处理期间电路间的干扰的方法。 防止电路间干扰的最为众所周知的方法为额外提供AC地电位，诸如环绕电路的P+保护环或N+保护环。 在复合半导体处理程序中，半导体基板的导电性相比互补金属氧化物半导体(CMOS)的处理中的导电性较低，相比通过CMOS工艺所制造的产品，各组件彼此间实体上隔离良好，因此相比基于设计的CMOS工艺，组件间的干扰并非重大因素。 但是，最近，随着即使在复合半导体处理程序中电路的集成程度及操作频率的增高，当设计电路时，须考虑信号通过两条接近导线传输所引起的电路间的干扰。 具有两条并联导线的电路的特性显然与具有两条独立导线的电路的特性不同。为了通过仿真表达此种现象，用于RF相关设计的多种电路仿真器，尤其是经由电磁(EM)分析来分析信号的仿真器分析此类导线间的干扰是如何引起的。 当随着集成电路的操作频率增高而导线间的间距变得更狭窄时，微带线间的电磁 干扰须列入考虑；且若在集成电路设计及布局时未考虑电磁干扰，则其效率会出乎意料地 低劣。 换言之，随着集成电路的集成程度，特别是，简单电路块数目的增加及复杂的非对 称性电路设计要求增高，无法只通过隔离电路块以及加宽电路块间的间隔来解决干扰的缺 点。 特别地，在具有非对称量的功率或功率相位的电路布局中，在复合半导体处理程 序中，由于导线间的干扰引起的电路降级成为显著性问题。
技术实现思路
技术问题 因此，本专利技术的目的为提供一种通过在导线或电路块间加上接地的隔离线来降低导线或电路块间的干扰的配置装置。 技术方案 根据本专利技术的一个方面，提供一种用于降低干扰的配置装置，包括 多个电路块，其具有施加功率或所述功率相位间的差异；以及 隔离线，位于所述电路块间且接地。 根据本专利技术的另一个方面，提供一种用于降低干扰的配置装置，包括 并联放大装置，其中第一放大器的输入端靠近第二放大器的输出端；以及 隔离线，位于所述第一放大器与所述第二放大器之间且接地以使所述第一放大器的输入端与所述第二放大器的输出端彼此隔离开。根据本专利技术的又一个方面，提供一种用于降低干扰的配置装置，包括 至少一个电路块； 隔离块，位于所述隔离块附近以与所述电路块隔离开；以及 隔离线，位于所述隔离块与所述电路块之间且接地。 有益效果 因此，通过将所述接地的隔离线置于电路块和具有传感器的模块之间的空间，以将所述电路块与所述具有电感器的模块隔离开来降低所述电路块间的干扰。 此外，通过将所述接地的隔离线置于具有功率差或相位差的非对称电路块间，可降低所述电路块间的干扰。附图说明 本专利技术的上述及其它目的和特征通过接下来的结合附图的实施例的说明将更为 显而易见，其中 图1示出了说明本专利技术原理的用于预防干扰的典型配置装置； 图2和图3是说明不具有隔离线的比较性配置装置与具有独立线的比较性配置装 置的视图； 图4是导线并联配置时终端信号的波形图，在该种情况下，输入信号功率差为10 分贝及相位差为90度； 图5是导线呈直线配置且导线与其间的接地平面隔离开时的波形图，在该种情况 下，功率差为10分贝及相位差为90度； 图6示出了根据本专利技术第一实施例的用于降低干扰的并联放大装置的配置； 图7示出了根据本专利技术第二实施例的具有用于降低干扰的电感器的配置装置；以 及 图8示出了根据本专利技术第三实施例的具有用于降低干扰的电感器的配置装置。 具体实施例方式下文中，将参照附图详细说明本专利技术的具体实施例。可删除并入此处的众所周知 的功能及结构的细节说明，以免混淆本专利技术的主题。 图1示出了说明本专利技术的原理用于防止干扰的一种配置装置。该配置装置包括两 条导线100及110，及设置于两条导线100与110之间且接地的一条隔离线120。就此方面 而言，两条导线100及110表示要彼此隔离的两个电路块的部件。此外，地电位可为交流 (AC)地电位，射频(RF)地电位或直流(DC)地电位。换言之，虽然DC电压并非0伏特，但当 AC电压或RF电压为0伏特时，AC地电位或RF地电位可为地面或地线。 图1所示带有隔离线的配置装置与图2和图3所示不含隔离线的比较性配置装置 间的差异通过仿真进行说明。 虽然两条导线100及110在图1、2及3中为并联排列，但在实际配置装置中两条 导线100及IIO并非简单的并联排列，经由计算通过电压及电流到两条导线的输入端的阻 抗，以及经由计算在两条导线的输出端的阻抗，两条导线可在导线的任何位置任意分开。 假设两条导线100及110的输入端的阻抗由任意阻抗所确定，因而传输至图3所 示输入端的功率以低损耗传输至其输出端，以及终端阻抗由具有线路的阻抗及终端阻抗及 复合共轭匹配阻抗之和的阻抗所确定，则输入端功率可以低反射损耗传输至输出端。 首先，假设如图2所示的两条导线100及110具有相位差，及如图3所示的两条导 线100及IIO独立设置。 在此等假设下，根据施加至导线100及110的输入端的功率差或所述功率的相位 差，传输至输出端的功率比变得不同。下文将说明在前述每种情况下输出端的功率出现何 种情况。 在讨论前，图1、2及3中导线100及110的特征阻抗为56. 4Q ，图1及图2中两条 导线100及110间距为32微米，图3中两条导线100及110间的间隔大，故两条导线100 与110间无干扰。另一方面，假设在图1、2及3中输入端的阻抗为2 Q ，在2. 5GHz时输出端 的阻抗范围在2. 492-J5. 055 Q之间。在前述假设的情况下，施加至各个导线100及110的 输入功率及其相位差的仿真结果表示在表1中。当输入信号的功率比为10分贝，其相位差 为90度时，终端信号的波形如图4和图5所示。 表1 序号输入信号l输入信号2电压幅度电压幅度相位差(功率/相位)(功率/相位)图4图510dBm/0。0dBm/0°0.9490.9550.9490.955000020dBm/0°0dBm/90。1.1991.0770.6050.80090.15°89.21°3OdBmA)。-10dBm/0。0.9060.9411.3001.054-40.1。-21.9°40dBm/0°-10dBm/90°0.9960.9820.0370.50195.24°87.23° 在表1中，"Terml"及"Term2"分别表示图2中所示两条导线100及110的输入信 号1及输入信号2的终端；"Term3"及"Term4"分别表示图1所示由隔离线120使其彼此 隔离开的两条导线100及110的输入信号1及输入信号2的终端；以及"Term5"及"Term6" 分别表示如图3所示独立设置的两条导线100及110的输入信号1及输入信号2的终端。 —般地，期望的输出信号为Term5及Term6中的部分。当电压幅度接近数值l，相 位差趋近于输入信号的本文档来自技高网...

【技术保护点】
一种用于降低干扰的配置装置，包含：多个电路块，其具有施加功率或所述功率相位间的差异；以及隔离线，位于所述电路块间且接地。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：俞大奎，
申请(专利权)人：维潘股份有限公司，
类型：发明
国别省市：KR[韩国]