一种深亚微米下专用集成电路芯片物理实现方法技术

一种深亚微米下专用集成电路芯片的物理实现方法，它主要包含：１）布局规划；２）布局：３）时钟树生成：４）布线：５）参数提取和静态时序分析：采用寄生参数提取工具提取版图的寄生参数，并进行静态时序分析，采用按照宽度优先（Ｂｒｅａｄｔｈｆｉｒｓｔｓｅａｒｃｈ）原则搜索关键路径，本发明专利技术已经应用于实际的芯片研发过程，并通过了实际测试，具有较好的实际使用效果。

【技术实现步骤摘要】

本专利技术涉及的是一种应用于深亚微米下专用集成电路芯片的物理实现方法，尤其 涉及在片内多存储单元情况下的物理实现方法。
技术介绍
目前，集成电路制程已进入深亚微米，这给专用集成电路芯片物理实现带来了新 的挑战，主要表现在一是在深亚微米下，互连线延迟已接近或者超过器件延迟，使得物理 实现过程对时序收敛产生重大影响，且不能在前端逻辑设计中予以精确预估；二是随着特 征尺寸的不断缩小，各类寄生参数产生的物理效应对设计的正确性与可靠性产生影响，如 耦合、串扰、信号完整性、电地网络健壮性等；三是晶体管阈值电压不能等比例缩小，亚阈值 电流影响显著，漏电功耗在总功耗的占比不断提高。
技术实现思路
本专利技术的目的在于克服上述存在的不足，提供一种对传统的芯片物理实现方法进 行改进的深亚微米下专用集成电路芯片的物理实现方法。本专利技术的目的是通过如下技术方案来完成的，它主要包含1、布局规划完成芯 片高度和宽度的确定，完成PAD的排列，完成RAM的放置，完成电源规划；2、布局采用时 序驱动布局的技术，对标准单元进行布局时考虑电路时序问题，关键路径上的单元有减 少线延迟的优先权；3、时钟树生成采用时钟树综合的方法完成，采用多级时钟驱动，保 证到达各时钟sink点的skew在设计预定范围之内；4、布线完成信号线的连接，控制布 线的宽度、间距和层次，同时采用多种技术考虑延迟和耦合噪声以及布线的质量，主要有 wire-widen, wire-spread和double-via，采用屏蔽技术降低关键路径上的耦合作用；5、参 数提取和静态时序分析采用寄生参数提取工具提取版图的寄生参数，并进行静态时序分 析，采用按照宽度优先(Breadth first search)原则搜索关键路径，方法如下加输入信 号，根据电路中某节点的扇入节点的到达时间来决定该节点的最迟到达时间，然后，将这个 最迟到达时间传向输出端。这样就可以得到每个节点信号可能的最迟到达时间和相应的最 长路径；如果最长路径不能满足给定的时序约束，就可以检测到一个时序违反；6、形式验 证通过数学运算将设计与正确的设计进行一致性对比，得出是否一致的结论和不一致处 的电路点；7、物理验证完成设计规则检查，如天线效应。本专利技术所述的PAD的排列同时考虑将来芯片应用于PCB板的走线方便、芯片内部 易于实现及SSO多重因素；时钟敏感端口采用带施密特迟滞效应；RAM单元数量达125个， 占据芯片70%面积，结合数据流向合理规划，各RAM单元之间需预留出一定空间，以放置时 钟驱动元件；电地网络采用ring与stripe相结合的方式；采用定义process corner的方 法来表征在深亚微米下，器件和互连的工艺偏差，如薄膜厚度、侧向尺寸、掺杂浓度；采用 典型、快速、慢速3种corner，即布局时完成这3种corner下的时序收敛；采用一种无向量 的验证方法，它采用系统的、智能的数学分析来判断某个设计在所有的输入或状态条件下是否能按预期的情形工作；形式验证提取出比较设计和待比较设计中的对应点，通常是寄 存器和输入输出端口。通过将设计分成许多的逻辑锥(Logic cone)，形式验证比较相对应 的逻辑锥；如果比较设计与被比较设计的对应的逻辑锥功能一致，则通过形式验证，否则报 告不一致的逻辑锥的位置，以便进行分析。本专利技术已经应用于实际的芯片研发过程，并通过了实际测试，具有较好的实际使 用效果。附图说明图1是本专利技术的所述方法的框图。图2是本专利技术的所述方法修正示意图。具体实施例方式下面将结合附图对本专利技术作详细的介绍如附图1所示本专利技术所述的物理实现 方法包括如下内容1、布局规划完成芯片高度和宽度的确定，完成PAD的排列，完成RAM的放置，完成 电源规划。PAD的排列同时考虑将来芯片应用于PCB板的走线方便、芯片内部易于实现及 SSO等多重因素。时钟等敏感端口采用带施密特迟滞效应的PAD以提高抗噪能力。RAM单 元数量达125个，占据芯片70%面积，结合数据流向合理规划，各RAM单元之间需预留出一 定空间，以放置时钟驱动元件。电地网络采用ring与stripe相结合的方式，最终达到如下 效果保持稳定的低噪声电压、提供平均功率和峰值功率需求、避免由电迁移和自热而造成 的器件疲劳。同时平衡与布线资源间的关系。2、布局采用时序驱动布局的技术(timing-driven palcement)，对标准单元进行 布局时考虑电路时序问题，关键路径上的单元有减少线延迟的优先权。由于深亚微米下，器 件和互连的工艺偏差，如薄膜厚度、侧向尺寸、掺杂浓度等对设计的影响已不可忽略，采用 定义process corner的方法来表征这些影响。采用典型、快速、慢速3种corner，即布局时 完成这3种corner下的时序收敛。3、时钟树生成采用时钟树综合的方法完成。采用多级时钟驱动，保证到达各时钟 sink点的skew在设计预定范围之内。4、布线完成信号线的连接。控制布线的宽度、间距和层次，同时采用多种技术考 虑延迟和耦合噪声以及布线的质量，主要有wire-widen、wire-spread和double-via等。 采用屏蔽技术降低关键路径上的耦合作用。5、参数提取和静态时序分析采用寄生参数提取工具提取版图的寄生参数，并进 行静态时序分析。采用按照宽度优先(Breadth first search)原则搜索关键路径，方法如 下加输入信号，根据电路中某节点的扇入节点的到达时间来决定该节点的最迟到达时间。 然后，将这个最迟到达时间传向输出端。这样就可以得到每个节点信号可能的最迟到达时 间和相应的最长路径。如果最长路径不能满足给定的时序约束，就可以检测到一个时序违 反。另外，如果最长路径满足时序约束，则电路中所有其他路径也满足时序约束。通过只传 送节点最迟到达时间的方法，不需要枚举设计中所有的路径。6、形式验证通过数学运算将设计与正确的设计进行一致性对比，得出是否一致的结论和不一致处的电路点。一种无向量的验证方法。它不使用传统的激励一响应机制， 而是采用系统的、智能的数学分析来判断某个设计在所有的输入或状态条件下是否能按预 期的情形工作。形式验证提取出比较设计和待比较设计中的对应点，通常是寄存器和输入 输出端口。通过将设计分成许多的逻辑锥(Logic cone)，形式验证比较相对应的逻辑锥。 如果比较设计与被比较设计的对应的逻辑锥功能一致，则通过形式验证，否则报告不一致 的逻辑锥的位置，以便进行分析。 7、物理验证完成设计规则检查，如天线效应等。随着工艺发展，各种反映工艺复 杂性的设计问题已经涌现出来。当对一条与晶体管栅极相连接的金属导线进行等离子刻蚀 时，它可能会充电到一个足以击穿薄栅氧化层的电压，即天线效应。采用在较高金属层上跳 线或者放置扩散二极管的方法修正，如图2。权利要求，其特征在于它主要包含1)、布局规划完成芯片高度和宽度的确定，完成PAD的排列，完成RAM的放置，完成电源规划；2)、布局采用时序驱动布局的技术，对标准单元进行布局时考虑电路时序问题，关键路径上的单元有减少线延迟的优先权；3)、时钟树生成采用时钟树综合的方法完成，采用多级时钟驱动，保证到达各时钟sink点的skew在设计预定范围之内；4)、布线完成信号线的连接，控制本文档来自技高网...

【技术保护点】
一种深亚微米下专用集成电路芯片物理实现方法，其特征在于它主要包含：１）、布局规划：完成芯片高度和宽度的确定，完成ＰＡＤ的排列，完成ＲＡＭ的放置，完成电源规划；２）、布局：采用时序驱动布局的技术，对标准单元进行布局时考虑电路时序问题，关键路径上的单元有减少线延迟的优先权；３）、时钟树生成：采用时钟树综合的方法完成，采用多级时钟驱动，保证到达各时钟ｓｉｎｋ点的ｓｋｅｗ在设计预定范围之内；４）、布线：完成信号线的连接，控制布线的宽度、间距和层次，同时采用多种技术考虑延迟和耦合噪声以及布线的质量，主要有ｗｉｒｅ－ｗｉｄｅｎ、ｗｉｒｅ－ｓｐｒｅａｄ和ｄｏｕｂｌｅ－ｖｉａ，采用屏蔽技术降低关键路径上的耦合作用；５）、参数提取和静态时序分析：采用寄生参数提取工具提取版图的寄生参数，并进行静态时序分析，采用按照宽度优先（Ｂｒｅａｄｔｈ　ｆｉｒｓｔ　ｓｅａｒｃｈ）原则搜索关键路径，方法如下：加输入信号，根据电路中某节点的扇入节点的到达时间来决定该节点的最迟到达时间，然后，将这个最迟到达时间传向输出端；这样就可以得到每个节点信号可能的最迟到达时间和相应的最长路径；如果最长路径不能满足给定的时序约束，就可以检测到一个时序违反；６）、形式验证：通过数学运算将设计与正确的设计进行一致性对比，得出是否一致的结论和不一致处的电路点；７）、物理验证：完成设计规则检查，如天线效应。...

【技术特征摘要】

【专利技术属性】
技术研发人员：胡塘，
申请(专利权)人：杭州开鼎科技有限公司，
类型：发明
国别省市：86[中国|杭州]