具有肖特基势垒二极管的集成电路结构制造技术

本发明专利技术公开了一种具有肖特基势垒二极管的集成电路结构，包括形成于ｎ型阱区上的金属硅化物层，形成于ｎ型阱区上并包围所述金属硅化物层的ｐ型保护环。所述金属硅化物层的外层部分延伸到与所述保护环的内缘部分重叠，一肖特基势垒形成于所述金属硅化物层的内层部分与阱区的交界处。导电触点与上述金属硅化物层的内层部分和外层部分接触。

【技术实现步骤摘要】

本申请要求了美国临时专利申请(序列号61/062,75，2008年1月30日)的优先 权，并在此处被引用。本专利技术涉及集成电路，尤其是一种具有肖特基势垒二极管的半导体装置。
技术介绍
肖特基二极管具有开关速度快和正向压降低的优点，广泛应用于高频范围的低 功率整流器或探测器电路。将基于硅的肖特基二极管集成到CMOS射频集成电路(RFIC) 中能够提高高频性能，降低生产成本和芯片尺寸，尤其是在无源RFID芯片中装配直流电 压发生器时。典型地，肖特基二极管包括一个连接到掺杂半导体层的金属层，肖特基势 垒形成于金属层和半导体层的交界处。通过在半导体衬底中的肖特基势垒周围设置一个ρ 型保护环改善了击穿电压。传统的ρ型保护环与肖特基势垒分开一段选择的距离，或者 与肖特基势垒的一部分接触。然而，传统的肖特基势垒二极管显出在反向偏压下的泄露 电流比理想的要高，导致更高的功耗，限制了在RFID、电荷泵等中的电路应用。
技术实现思路
按照本专利技术的一个方面，一个集成电路结构包括半导体衬底，形成于半导体衬 底中的第一传导型阱区，形成于所述第一阱区之上且具有内层部分和外层部分的金属硅 化物层，和形成于所述阱区之上且包围金属硅化物层的具有与第一传导型相反的第二传 导型的保护环。金属硅化物层的外层部分延伸到与保护环的内缘部分重叠，而肖特基势 垒形成于金属硅化物层的内层部分与阱区的交界处。导电触点与金属硅化物层的内层部 分和外层部分接触。按照本专利技术的另一个方面，一种集成电路结构包括具有第一区域和两个通 过隔离区相互分离的第二区域的半导体衬底，形成于半导体衬底中的第一传导型阱区， 形成于第一区域内的第一阱区之上且具有内层部分和外层部分的金属硅化物层，形成于 第一区域内的阱区之上包围金属硅化物层的具有和第一传导型相反的第二传导型的保护 环。肖特基势垒形成于金属硅化物层的内层部分与阱区的交界处。金属硅化物层的外层 部分延伸到与保护环的内缘部分重叠。两个第一传导型扩散区分别形成于两个第二区域 的所述阱区。导电接触结构包括一个与金属硅化物层的内层部分和外层部分接触的第 一导电触点，两个分别与所述两个扩散区接触的第二导电触点。附图简要说明参照下述附图通过对优选实例的详细描述，前面提及的本专利技术的对象、特征和 优点将变得很明显，其中附图说明图1说明肖特基势垒二极管的一个典型实施例的横断面图；图2说明肖特基势垒二极管的另一个典型实施例的俯视图；图3说明肖特基势垒二极管的导电接触结构的一个典型实施例的俯视图。实施例的详细描述本公开实施例提供了一种具有肖特基势垒二极管的半导体器件，其中肖特基势 垒二极管具有导电接触结构，能够降低接触电阻和减少泄露电流。应当了解，下述公开提供了许多完成本专利技术不同特征的不同实施例。下面描述 了组成部分和配置的具体例子以简要说明本专利技术。当然，这些仅仅是例子，不具有限制 性。例如，下述描述中，在第二特征之上形成第一特征可以包括第一和第二特征以直接 接触方式形成的实例，也可以包括在第一和第二特征之间形成附加特征的实例，这时第 一和第二特征可能不形成直接接触。此外，本专利技术可能在各个不同例子中重复标号和/ 或字母。这种重复只是为了简单清晰，而不是本质上规定讨论的各个不同实施例和/或 配置之间的关系。参考图1，示出了肖特基势垒二极管的一个实施例的横断面图。衬底10包括形 成肖特基势垒二极管20的一个阳极电极的第一区域1 (阳极区)，和形成肖特基势垒二极 管20的两个阴极电极的两个第二区域2 (阴极区)。通过隔离区域22将第一区域1和第 二区域2限定并相互隔离。衬底10是一个由半导体材料形成的半导体衬底，例如，硅或其他III族，IV族， 和/或者V族元素。衬底10包括一个N型深阱区(DNW) 12和形成于N型深阱区12中 的N型阱区(NW)14。如图2所示，实施例中的N型深阱区12是可选的，在图2中被省 略掉。N型阱区14由于具有相对低的杂质浓度，经常被称为高压N型阱区(HVNW)。 众所周知，η型阱区是通过在衬底中掺入η型杂质形成的，例如磷和/或者砷。或者，η型阱区可以通过在衬底上外延一个半导体层，然后掺入杂质而形成。在典型实例中，η 型阱区的杂质浓度大约在1Ε15/立方厘米和1Ε18/立方厘米之间，尽管更高或者更低的杂 质浓度也是适用的。在第一区域1内的N型阱区14上形成的金属硅化物层18作为肖特基势垒二极 管20的一个阳极电极。由于N型阱区14具有相对低的杂质浓度的部分原因，肖特基势 垒形成于金属硅化物层18和N型阱区14的交界处。在一个实施例中，金属硅化物层18 是钴硅化物，尽管也可以使用其他金属硅化物，例如钛硅化物、钽硅化物、钨硅化物、 钼金硅化物和其化合物。或者，金属硅化物层也可由其他合适的材料代替以形成肖特基 势垒，例如纯金属，金属化合物和类似材料。根据要形成的肖特基势垒的大小，可以选 择具有不同功函数的金属材料。例如，可以使用钨(W)、钛(Ti)、铬(Cr)、银(Ag)、 钯(Pd)，或其他类似材料。金属硅化物层18可能使用自对准硅化过程中形成，包括在 N型阱区14上选择性地形成一个金属层(没有显示)，然后完成退火处理使金属和下层的 硅化物反应。金属层最好在硅化过程中被完全消耗，虽然在退火处理后可能会残留部分 金属未反应。ρ型区域16在第一区域1内的N型阱区14中形成一个环(请参考图3的俯视 图)。P型区域16在说明书中也被称为ρ型环16。ρ型环16邻近肖特基势垒，包围金 属硅化物层18。P型环16的内缘与金属硅化物层18的外层部分18b接触，具有向下延 伸与金属硅化物层18的外层部分18b重叠的部分。因此，金属硅化物层18的内层部分 18a在肖特基势垒之上，外层部分18b在ρ型环16之上。ρ型环16的外缘与浅沟隔离区 域(STI) 22物理接触。ρ型环16的杂质浓度处于典型范围内，大约在1Ε16/立方厘米和1E18/立方厘米之间。隔离区域22形成于N型阱区14内，环绕ρ型环16。在一个实施例中，隔离区 域22是浅沟隔离(STI)区域，因此在说明书中被称为STI区域22。或者，隔离区域22 可以是通过例如，周知的阱区当地氧化硅(LOCOS)，形成的场氧化物区域，。两个重掺杂的η型(N+)扩散区域24形成于区域2内的N型阱区14的表层，并 通过隔离区域22与ρ型环16相分离。两个N+扩散区域24作为肖特基势垒二极管20的 两个阴极电极。在所述实施例中，重掺杂意味着杂质浓度大于约102°/立方厘米。然而， 本领域的技术人员认为，重掺杂是一个取决于具体的设备类型、技术代、最小特征尺寸 等的术语。因而，它意味着，这个术语可以依据被评价的技术而解释，而不局限于所描 述的实例。导电接触结构包括形成于合成衬底10上的中间介质(ILD)层26内的多元化金属 触点28a和28b。金属触点28a连接到肖特基势垒之上的硅化物层18的第一部分18a和 ρ型环16的内缘之上的硅化物层18的第二部分18b。金属触点28b连接到N+扩散区域 24。金属触点的例子包括但不局限于钛、钨、钽、铝或铜。金属触点28a和28b将连 接到金属层以连接到现有技术的其他元件。图3图示性地说明了图1或2中结构的俯视图。它显示，ρ型环16形成一个环 包围金属硅本文档来自技高网...

【技术保护点】
一种集成电路结构，包括：半导体衬底；形成于半导体衬底中的第一传导型阱区；形成于第一阱区之上并具有内层部分和外层部分的金属硅化物层；形成于所述阱区之上并包围金属硅化物层的具有和第一传导型相反的第二传导型的保护环，其中，金属硅化物层的外层部分延伸到与保护环的内缘部分重叠，而肖特基势垒形成于金属硅化物层的内层部分与所述阱区的交界处；与所述金属硅化物层的内层部分和外层部分接触的导电触点。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：叶秉君，叶德强，柳瑞兴，刘醇明，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71