具低功率损耗的移位寄存器制造技术

本发明专利技术涉及一种具低功率损耗的移位寄存器，包含多级。在一实施例中，每一级皆包含一第一输出端、一第二输出端、一上拉电路，电性耦接于一节点与第二输出端之间、一上拉控制电路，电性耦接至节点、一下拉控制电路，电性耦接于节点与第一输出端之间，以及一控制电路，电性耦接至节点与第一输出端。

【技术实现步骤摘要】

本专利技术涉及一种移位寄存器，特别是有关一种具有相互串接的多级的移位寄存 器。每一级皆使用薄膜晶体管，其以一直流(DC)电压信号来予以驱动，进而降低动态功率 损耗并且改善移位寄存器于操作中的可靠度。
技术介绍
一液晶显示器(IXD)包含一液晶显示器面板以及像素单元，其中液晶显示器面板 由液晶单元所形成，而每一像素单元与其所对应的液晶单元具有相关联。像素单元依序配 置以形成一矩阵，其于列方向上具有栅极线，并且于行方向上具有数据线。LCD面板由一驱 动电路来予以驱动，然而，驱动电路包含一栅极驱动器与一数据驱动器。栅极驱动器产生 多个栅极信号(扫描信号)，且依序施加于栅极线上，进而有次序地一列一列的启动像素单 元。数据驱动器产生多个源极信号(数据信号)，例如连续的取样影像信号，依序施加于 数据线上，并且会同施加于栅极线上的栅极信号，来校准液晶显示器面板上的液晶单元，以 控制其光线穿透率，从而显示影像于IXD上。在此驱动电路中，一移位寄存器使用于栅极驱动器中，以产生多个栅极信号而依 序驱动栅极线。然而，为了降低成本，其相关技术研发推展无不致力于，将移位寄存器以 及栅极驱动器整合于液晶显示器面板中。举例来说，其中的一方法以将移位寄存器与栅 极驱动器，制造形成于液晶显示器面板的玻璃基材上，换句话说，即为栅极阵列(gate on array ；G0A)的配置，并且使用非晶硅(a_Si)薄膜晶体管(TFTs)。为了有效地驱动液晶显示器面板上的栅极线，非晶硅薄膜晶体管(a-SiTFTs)通 常设计以具有大尺寸(通道宽度)，其中乃因非晶硅材料的载体移动率相当低。然而，当非 晶硅薄膜晶体管的尺寸愈大时，非晶硅薄膜晶体管的寄生电容值极亦愈高，而这将导致液 晶显示器面板上的数据线的功率损耗大幅度地上升。因此，迄今为止，本领域技术人员无不穷其努力寻找解决之道，以改善上述的问题症结。
技术实现思路
本专利技术的一态样是有关于一种移位寄存器。在一实施例中，移位寄存器包含多级， {SJ，η = 1，2，. . .，N，N为一正整数。每一级包含一第一输出端，用以输出一栅极信号、一 第二输出端，用以输出一级载信号(Stage Carry Signal)、一上拉电路，电性耦接于一节点 与第二输出端之间、一上拉控制电路，电性耦接至节点、一下拉电路，电性耦接于节点与第 一输出端之间、一下拉控制电路，电性耦接于节点与下拉电路之间、以及一控制电路，电性 耦接于节点与第一输出端之间。控制电路包含一晶体管，其具有一栅极，电性耦接至节点、 一源极，用以接收一直流电压信号、以及一漏极，电性耦接至第一输出端。Sn级的上拉控制 电路更是电性耦接至节点与Slri级的第二输出端，并且其中Sn级的下拉电路更是电性耦接 至S n+1级的第二输出端。在一实施例中，上拉电路包含一晶体管，其具有一栅极，电性耦接至节点、一源极， 用以接收多个控制信号其中之一，{HCj}，j = 1，2，...，M，M为一正整数、以及一漏极，电性 耦接至第二输出端。上拉电路可更包含一电容，电性耦接于晶体管的栅极与漏极之间。在一实施例中，上拉控制电路包含一第一晶体管以及一第二晶体管。第一晶体管 具有一栅极电性耦接至Slri级的第二输出端，用以从中接收级载信号，漏极则电性耦接至输 入节点。第二晶体管具有一栅极，电性耦接至Slri级的节点、一源极，用以接收多个控制信 号{HCj}其中之一、以及一漏极，电性耦接至第一晶体管的栅极。在一实施例中，下拉控制电路包含一第一下拉控制电路以及一第二下拉控制电 路。每一第一下拉控制电路与第二下拉控制电路，皆具有一第一晶体管、一第二晶体管、一 第三晶体管以及一第四晶体管。第一晶体管具有一栅极，用以接收一第一时序信号或一第 二时序信号、一源极，电性耦接至栅极、以及一漏极。第二晶体管具有一栅极，电性耦接至节 点、一源极电性耦接至第一晶体管的漏极、以及一漏极，用以接收一供应电压。第三晶体管 具有一栅极，电性耦接至第一晶体管的漏极、一源极，电性耦接至第一晶体管的源极、以及 一漏极，电性耦接至一节点。第四晶体管具有一栅极，电性耦接至节点、一源极，电性耦接至 第三晶体管的漏极、以及一漏极，用以接收一供应电压。在一实施例中，下拉电路包含一第一下拉电路以及一第二下拉电路。第一下拉电 路包含一第一晶体管以及一第二晶体管。第一晶体管具有一栅极，电性耦接至第一下拉控 制电路的节点、一源极，电性耦接至节点、以及一漏极，电性耦接至第一输出端。第二晶体管 具有一栅极，电性耦接至第一下拉控制电路的节点、一源极，电性耦接至第一输出端、以及 一漏极，用以接收供应电压。第二下拉电路包含一第一晶体管、一第二晶体管、一第三晶体 管以及一第四晶体管。第一晶体管具有一栅极，电性耦接至第二下拉控制电路的节点、一源 极，电性耦接至节点、以及一漏极，电性耦接至第一输出端。第二晶体管具有一栅极，电性耦 接至第二下拉控制电路的节点、一源极，电性耦接至第一输出端、以及一漏极，用以接收供 应电压。第三晶体管具有一栅极，电性耦接至Sn+1级的第二输出端、一源极，电性耦接至节 点、以及一漏极，用以接收供应电压。第四晶体管具有一栅极，电性耦接至Sn+1级的第二输 出端、一源极，电性耦接至第一输出端、以及一漏极，用以接收供应电压。本专利技术的另一态样是有关于一种液晶显示器(IXD)，其包含一液晶面板、多个扫描 线以及一栅极驱动器。液晶面板具有多个像素，依序配置以形成一矩阵。扫描线则是沿着 一列方向依序配置，其中每两相邻扫描线界定出一像素列。一栅极驱动器用以产生多个栅 极信号，来驱动像素。栅极驱动器包含一移位寄存器，其具有相互串接的多级{Sn}，η = 1， 2，...，N，N为一正整数。每一级包含一第一输出端、一上拉电路、一上拉控制电路、一下拉电路以及一控制 电路。第一输出端电性耦接所对应的栅极线，进而输出一栅极信号。第二输出端用以输出 一级载信号。上拉电路电性耦接于一节点与第二输出端之间。上拉控制电路电性耦接至节 点。下拉电路电性耦接于节点与第一输出端之间。下拉控制电路电性耦接于节点与下拉电 路之间。控制电路电性耦接于节点与第一输出端之间。控制电路包含一晶体管，其具有一 栅极，电性耦接至节点、一源极，用以接收一 DC电压信号、以及一漏极，电性耦接至第一输 出端。S1^l的上拉控制电路更是电性耦接至节点以及Slri级的第二输出端，并且其中SJk 的下拉电路更是电性耦接至Sn+1级的第二输出端。在一实施例中，上拉电路包含一晶体管，其具有一栅极，电性耦接至节点、一源极， 用以接收多个控制信号其中之一，{HCj}，j = 1，2，...，M，M为一正整数、以及一漏极，电性 耦接至第二输出端。上拉电路可更包含一电容，其电性耦接于晶体管中的栅极与漏极。 在一实施例中，上拉控制电路包含一第一晶体管以及一第二晶体管。第一晶体管 具有一栅极、一源极，电性耦接至Slri级的第二输出端，以接收级载信号、以及一漏极，电性 耦接至输入节点。第二晶体管具有一栅极，电性耦接至Slri级的节点、一源极，用以接收多 控制信号{HCj}其中之一、以及一漏极，电性耦接至第一晶体管的栅极。在一实施例中，下拉控制电路包含一第一下拉控制电路与一第二下拉控制电路。 每一第一本文档来自技高网...

【技术保护点】
一种移位寄存器，其特征在于，包含相互串接的多级｛Ｓ↓［ｎ］｝，ｎ＝１，２，．．．，Ｎ，Ｎ为一正整数，其中每一级Ｓ↓［ｎ］包含：一第一输出端，用以输出一栅极信号Ｇ（ｎ）；一第二输出端，用以输出一级载信号ＳＴ（ｎ）；一上拉电路，电性耦接于一节点Ｑ（ｎ）与该第二输出端之间；一上拉控制电路，电性耦接至该节点Ｑ（ｎ）；一下拉电路，电性耦接于该节点Ｑ（ｎ）与该第一输出端之间；以及一控制电路，电性耦接于该节点Ｑ（ｎ）与该第一输出端之间，其中该控制电路包含一晶体管，其具有一栅极、一源极以及一漏极，并且其中该栅极电性耦接至该节点Ｑ（ｎ），该源极用以接收一直流（ＤＣ）电压信号（ＶＧＨ），该漏极电性耦接至该第一输出端。

【技术特征摘要】
US 2010-3-24 12/730,5761.一种移位寄存器，其特征在于，包含相互串接的多级{Sj，n = 1，2，...，N，N为一正 整数，其中每一级Sn包含一第一输出端，用以输出一栅极信号G(n)； 一第二输出端，用以输出一级载信号ST(η)； 一上拉电路，电性耦接于一节点Q(n)与该第二输出端之间； 一上拉控制电路，电性耦接至该节点Q (η)； 一下拉电路，电性耦接于该节点Q(n)与该第一输出端之间；以及 一控制电路，电性耦接于该节点Q(n)与该第一输出端之间，其中该控制电路包含一晶 体管，其具有一栅极、一源极以及一漏极，并且其中该栅极电性耦接至该节点Q(n)，该源极 用以接收一直流(DC)电压信号(VGH)，该漏极电性耦接至该第一输出端。2.根据权利要求1所述的移位寄存器，其特征在于，该Sn级的该上拉控制电路更电性 耦接至该节点Q(n-l)与该Slri级的该第二输出端，并且其中该Sn级的该下拉电路更电性耦 接至该Sn+1级的该第二输出端。3.根据权利要求2所述的移位寄存器，其特征在于，该上拉电路包含一晶体管(T21)具 有一栅极、一源极以及一漏极，其中该栅极电性耦接至该节点Q(n)，该源极用以接收多控制 信号其中之一，{HCj}，j = 1，2，...，M，M为一正整数，该漏极电性耦接至该第二输出端。4.根据权利要求3所述的移位寄存器，其特征在于，该上拉电路更包含一电容，电性耦 接于该晶体管(T21)中的该栅极与该漏极之间。5.根据权利要求3所述的移位寄存器，其特征在于，该上拉控制电路，包含 一第一晶体管(Tll)具有一栅极、一源极以及一漏极，其中该源极电性耦接至该Slri级的该第二输出端，并用以从中接收该级载信号ST(Π-1)，该漏极电性耦接至该输入节点 Q (η)；以及一第二晶体管(Τ12)，具有一栅极、一源极以及一漏极，其中该栅极电性耦接至该Slri 级的该节点Q(n-l)，该源极用以接收多控制信号{HCj}其中之一，该漏极电性耦接至该第 一晶体管(Tll)的该栅极。6.根据权利要求5所述的移位寄存器，其特征在于，该下拉电路包含一下拉控制电路， 其具有一第一下拉控制电路以及一第二下拉控制电路，其中每一该第一下拉控制电路与第 二下拉控制电路包含一第一晶体管(T51/T61)，具有一栅极、一源极以及一漏极，其中该栅极用以接收一第 一时序信号(LCl)或一第二时序信号(LC2)，该源极电性耦接至该栅极；一第二晶体管(T52/T62)，具有一栅极、一源极以及一漏极，其中该栅极电性耦接至该 节点Q(n)，该源极电性耦接至该第一晶体管(T51/T61)的该漏极，该漏极用以接收一供应 电压(VSS)；一第三晶体管(T53/T63)，具有一栅极、一源极以及一漏极，其中该栅极电性耦接至该 第一晶体管(T51/T61)的该漏极，该源极电性耦接至该第一晶体管(T51/T61)的该源极，以 及该漏极电性耦接至一节点P(n)/K(n)；以及一第四晶体管(Τ54/Τ64)，具有一栅极、一源极以及一漏极，其中该栅极电性耦接至该 节点Q(n)，该源极电性耦接该第三晶体管(T53/T63)的该漏极，该漏极用以接收一供应电 压(VSS)。7.根据权利要求6所述的移位寄存器，其特征在于，该下拉电路更包含一第一下拉电 路与一第二下拉电路，其中该第一下拉电路包含一第一晶体管(T31)具有一栅极、一源极以及一漏极，其中该栅极电性耦接至该第一 下拉控制电路的该节点P(n)，该源极电性耦接至该节点Q(n)，该漏极电性耦接至该第一输 出端；以及一第二晶体管(T32)具有一栅极、一源极以及一漏极，其中该栅极电性耦接至该第一 下拉控制电路的该节点P (η)，该源极电性耦接至该第一输出端，该漏极用以接收该供应电 压(VSS)；以及其中该第二下拉电路包含一第一晶体管(Τ41)具有一栅极、一源极以及一漏极，其中该栅极电性耦接至该第二 下拉控制电路的该节点Κ(η)，该源极电性耦接至该节点Q(ri)，该漏极电性耦接该第一输出 端；以及一第二晶体管(T42)具有一栅极、一源极以及一漏极，其中该栅极电性耦接至该第二 下拉控制电路的该节点K(n)，该源极电性耦接至该第一输出端，该漏极用以接收该供应电 压(VSS)；一第三晶体管(Τ43)具有一栅极、一源极以及一漏极，其中该栅极电性耦接至该Sn+1级 的该第二输出端，该源极电性耦接至该节点Q (η)，该漏极用以接收该供应电压(VSS)；以及一第四晶体管(Τ44)具有一栅极、一源极以及一漏极，其中该栅极电性耦接至该Sn+1级 的该第二输出端，该源极电性耦接至该第一输出端，该漏极用以接收该供应电压(VSS)。8.一种液晶显示器(IXD)，其特征在于，包含一液晶面板，具有多个像素，依序配置以形成一矩阵；多个扫描线，沿着一列方向依序配置，其中每两相邻扫描线界定出一像素列；...

【专利技术属性】
技术研发人员：杨欲忠，陈勇志，林致颖，徐国华，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：71[中国|台湾]