数据读取方法、闪存控制器与闪存储存系统技术方案

本发明专利技术提供了一种数据读取方法、闪存控制器与闪存储存系统，适用于从多个闪存模组中读取主机系统欲存取的数据。本数据读取方法包括从主机系统中接收关于多个主机读取指令的指令排序信息，其中每一主机读取指令对应电性连接至闪存模组的数据输入／输出总线的其中之一。本数据读取方法也包括依据主机读取指令所对应的数据输入／输出总线来重新排列主机读取指令与产生下达指令顺序，并且依据此下达指令顺序从主机系统中依序地接收与处理主机读取指令，同时预读取第二主机读取指令的数据。基此，本数据读取方法可有效地缩短执行主机读取指令的时间。

【技术实现步骤摘要】

本专利技术涉及一种用于闪存的数据读取方法，尤其涉及一种用于从多个闪存模组中 读取数据的数据读取方法以及使用此方法的闪存控制器与闪存储存系统。
技术介绍
由于闪存(Flash Memory)具有数据非挥发性、省电、体积小与无机械结构等的特 性，最适合使用于由电池供电的可携式电子产品上。例如，固态硬盘就是一种以NAND闪存 作为储存媒体的储存装置，并且已广泛配置于笔记型电脑中作为主要的储存装置。一般来说，当主机系统欲读取储存在闪存储存装置中的数据时，闪存储存装置的 控制电路会依据来自于主机系统的主机读取指令通过闪存接口从闪存芯片中读取对应的 数据，之后，控制电路再将所读取的数据经由连接器传送给主机系统。在此，从闪存芯片中 读取数据的部分称为内部数据传输(transfer)，而将数据传送给主机系统的部分称为外部 传输。随着传输技术的发展，使得连接器的传输速度已大幅提升，例如，序列先进附件 (Serial Advanced Technology Attachment，SATA)连接器已可达到每秒 15亿位(Gigabit， Gb)，甚至每秒30( 。然而，在上述内部数据传输的速度低于连接器的速度下，整体储存的效 能仍无法有效改善，因此如何缩短执行主机读取指令的时间是本领域技术人员所致力的目 标。
技术实现思路
本专利技术提供一种数据读取方法以及使用此方法的闪存控制器与闪存储存系统，其 能够有效地缩短执行来自于主机系统的多个主机读取指令的时间。本专利技术范例实施例提供一种数据读取方法，适用于由一闪存控制器处理来自于一 主机系统的多个主机读取指令以从多个闪存模组中读取对应这些主机读取指令的数据，其 中闪存控制器分别地经由多条数据输入/输出总线电性连接至闪存模组并且每一闪存模 组具有多个实体区块。本数据读取方法包括配置多个逻辑区块，其中逻辑区块对映闪存模 组中的部分实体区块。本数据读取方法也包括从主机系统中接收关于这些主机读取指令的 指令排序信息，其中每一主机读取指令对应逻辑区块的其中之一且每一逻辑区块对应数据 输入/输出总线的其中之一。本数据读取方法也包括依据主机读取指令所对应的数据输入 /输出总线来重新排列主机读取指令的顺序与产生下达指令顺序，以及将所产生的下达指 令顺序传送给主机系统。本数据读取方法还包括依据此下达指令顺序从主机系统中依序地 接收主机读取指令并且依据主机读取指令从闪存模组中读取对应这些主机读取指令的数 据。本专利技术范例实施例提供一种闪存控制器，用于处理来自于一主机系统的多个主机 读取指令以从多个闪存模组中读取对应这些主机读取指令的数据，其中每一闪存模组具有 多个实体区块。本闪存控制器包括微处理器单元、闪存接口单元、主机接口单元与存储器管理单元。闪存接口单元是电性连接至微处理器单元，并且用以经由多条数据输入/输出总 线电性连接至这些闪存模组。主机接口单元是电性连接至微处理器单元，并且用以连接主 机系统。存储器管理单元是电性连接至微处理器单元，并且用以配置多个逻辑区块，其中这 些逻辑区块对映闪存模组中的部分实体区块。在此，存储器管理单元经由主机接口单元从 主机系统中接收关于这些主机读取指令的指令排序信息，其中每一主机读取指令对应这些 逻辑区块的其中之一且每一逻辑区块对应这些数据输入/输出总线的其中之一。并且，存 储器管理单元依据这些主机读取指令所对应的数据输入/输出总线来重新排列这些主机 读取指令的顺序与产生一下达指令顺序，并且将所产生的下达指令顺序传送给主机系统。 再者，存储器管理单元依据此下达指令顺序经由主机接口单元从主机系统中依序地接收这 些主机读取指令并且依据这些主机读取指令经由闪存接口单元从闪存模组中读取对应这 些主机读取指令的数据。本专利技术范例实施例提供一种闪存储存系统，其包括闪存芯片、闪存控制器与连接 器。闪存芯片具有多个闪存模组，并且每一闪存模组具有多个实体区块。闪存控制器经由 多条数据输入/输出总线电性连接至这些闪存模组，并且用以配置多个逻辑区块，其中这 这些逻辑区块对映闪存模组中的部分实体区块。连接器是电性连接至闪存控制器并且用以 电性连接一主机系统。在此，闪存控制器经由连接器从主机系统中接收关于多个主机读取 指令的指令排序信息，其中每一主机读取指令对应这些逻辑区块的其中之一且每一逻辑区 块对应这些数据输入/输出总线的其中之一。并且，闪存控制器依据这些主机读取指令所 对应的数据输入/输出总线来重新排列这些主机读取指令的顺序与产生一下达指令顺序， 并且将所产生的下达指令顺序传送给主机系统。再者，闪存控制器依据该下达指令顺序经 由连接器从主机系统中依序地接收这些主机读取指令并且依据这些主机读取指令经由数 据输入/输出总线从闪存模组中读取对应这些主机读取指令的数据。基于上述，本专利技术范例实施例可大幅地缩短执行多个主机读取指令的时间，由此 有效地提升闪存储存装置的效能。为让本专利技术上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作 详细说明如下。附图说明图IA为本专利技术第一范例实施例的使用闪存储存装置的主机系统的示意图。图IB为本专利技术范例实施例的电脑、输入/输出装置与闪存储存装置的示意图。图IC为本专利技术另一范例实施例的主机系统与闪存储存装置的示意图。图ID为图IA所示的闪存储存装置100的概要方块图。图2为本专利技术另一范例实施例的闪存控制器的概要方块图。图3A为本专利技术第一范例实施例的闪存芯片的方块图。图;3B为本专利技术第一范例实施例的记录逻辑区块与实体区块之间的对映示意图。图4为本专利技术第一范例实施例的逻辑区块与实体区块的对映范例示意图。图5A与图5B为本专利技术第一范例实施例的存储器管理单元重新排列主机读取指令 以产生下达指令顺序的范例示意图。图6为本专利技术第一范例实施例闪存控制器执行数据读取方法的流程图。图7A、图7B与图7C为本专利技术第= 取指令以产生下达指令顺序的范例示意图<图8A、图8B与图8C为本专利技术第二 取指令以产生下达指令顺序的范例示意图<.范例实施例的存储器管理单元重新排列主机读.范例实施例的存储器管理单元重新排列主机读图9为本专利技术第二范例实施例的闪存控制器执行数据读取方法的流程图,主要附图标记说明1000:主机系统； 1100:电脑；1102:微处理器； 1104 随机存取存储器；1106 输入/输出装置；1108 系统总线；1110:数据传输接口 ； 1204 键盘； 1208 打印机； 1214 记忆卡； 1310 数字相机； 1314 =MMC 卡； 1318 =CF 卡； 100:闪存储存装置; 104、104，闪存控制器； 122 第0闪存模组；122-(0) 122 (N) ,124- (0) 124- (N)实体区块；1202 鼠标； 1206 显示器； 1212 随身碟； 1216 固态硬盘； 1312 =SD 卡； 1316 记忆棒； 1320 嵌入式储存装置； 102 连接器； 106 闪存芯片；124 第1闪存模组；134:第1数据输入/输出总线204 存储器管理单元；208 闪存接口单元；250 转换层；132:第0数据输入/输出总线； 202 微处理器单元； 206 主机接口单元； 210 缓冲存储器； 270 逻辑区块-逻辑区域对映表260本文档来自技高网...

【技术保护点】
一种数据读取方法，适用于由一闪存控制器处理来自于一主机系统的多个主机读取指令以从多个闪存模组中读取对应所述主机读取指令的数据，其中该闪存控制器分别地经由多条数据输入／输出总线电性连接至所述闪存模组并且每一所述闪存模组具有多个实体区块，该数据读取方法包括：配置多个逻辑区块，其中所述逻辑区块对映所述闪存模组中的部份所述实体区块；从该主机系统中接收关于所述主机读取指令的一指令排序信息，其中每一所述主机读取指令对应所述逻辑区块的其中之一且每一所述逻辑区块对应所述数据输入／输出总线的其中之一；依据所述主机读取指令所对应的所述数据输入／输出总线来重新排列所述主机读取指令的顺序与产生一下达指令顺序；将该下达指令顺序传送给该主机系统；以及依据该下达指令顺序从该主机系统中依序地接收所述主机读取指令并且依据所述主机读取指令从所述闪存模组中读取对应所述主机读取指令的数据。

【技术特征摘要】
1.一种数据读取方法，适用于由一闪存控制器处理来自于一主机系统的多个主机读取 指令以从多个闪存模组中读取对应所述主机读取指令的数据，其中该闪存控制器分别地经 由多条数据输入/输出总线电性连接至所述闪存模组并且每一所述闪存模组具有多个实 体区块，该数据读取方法包括配置多个逻辑区块，其中所述逻辑区块对映所述闪存模组中的部份所述实体区块；从该主机系统中接收关于所述主机读取指令的一指令排序信息，其中每一所述主机读 取指令对应所述逻辑区块的其中之一且每一所述逻辑区块对应所述数据输入/输出总线 的其中之一；依据所述主机读取指令所对应的所述数据输入/输出总线来重新排列所述主机读取 指令的顺序与产生一下达指令顺序；将该下达指令顺序传送给该主机系统；以及依据该下达指令顺序从该主机系统中依序地接收所述主机读取指令并且依据所述主 机读取指令从所述闪存模组中读取对应所述主机读取指令的数据。2.根据权利要求1所述的数据读取方法，其中从该主机系统中接收关于所述主机读取 指令的指令排序信息的步骤包括使用一原生指令排序NCQ协定从该主机系统中接收关于 所述主机读取指令的指令排序信息。3.根据权利要求1所述的数据读取方法，其中依据该下达指令顺序从该主机系统中依 序地接收所述主机读取指令并且依据所述主机读取指令从所述闪存模组中读取对应所述 主机读取指令的数据的步骤包括当从该主机系统中接收到所述主机读取指令中的一第一主机读取指令时，经由所述数 据输入/输出总线从所述闪存模组中同步地读取对应该第一主机读取指令的数据和所述 主机读取指令中的至少一第二主机读取指令的数据，其中该第一主机读取指令和该至少一 第二主机读取指令是对应所述数据输入/输出总线中不同的数据输入/输出总线；以及将对应该第一主机读取指令的数据传送给该主机系统。4.根据权利要求3所述的数据读取方法，还包括将对应该至少一第二主机读取指令的 数据暂存于该闪存控制器的一缓冲存储器中。5.根据权利要求4所述的数据读取方法，其中依据该下达指令顺序从该主机系统中依 序地接收所述主机读取指令并且依据所述主机读取指令从所述闪存模组中读取对应所述 主机读取指令的数据的步骤还包括当从该主机系统中接收到该至少一第二主机读取指令时，从该缓冲存储器中将对应该 至少一第二主机读取指令的数据传送给该主机系统。6.根据权利要求4所述的数据读取方法，还包括将所述逻辑区块分组为多个逻辑区域，以及为每一所述逻辑区域配置一逻辑区块-实 体区块对映表，其中每一所述逻辑区块对应所述逻辑区块-实体区块对映表的其中之一； 以及载入所述逻辑区块-实体区块对映表的其中之一至该缓冲存储器中。7.根据权利要求6所述的数据读取方法，其中依据所述主机读取指令所对应的所述数 据输入/输出总线重新排列所述主机读取指令的顺序与产生该下达指令顺序的步骤包括依据所述主机读取指令所对应的所述数据输入/输出总线与所述逻辑区域来重新排列所述主机读取指令的顺序与产生该下达指令顺序。8.根据权利要求7所述的数据读取方法，其中依据所述主机读取指令所对应的所述数 据输入/输出总线与所述逻辑区域来重新排列所述主机读取指令的顺序与产生该下达指 令顺序的步骤包括在该下达指令顺序中优先安排所述主机读取指令中的至少一主机读取指令，其中该至 少一主机读取指令所对应的逻辑区块是对应被载入于该缓冲存储器中的逻辑区块-实体 区块对映表。9.一种闪存控制器，用于处理来自于一主机系统的多个主机读取指令以从多个闪存模 组中读取对应所述主机读取指令的数据，其中每一所述闪存模组具有多个实体区块，该闪 存控制器包括一微处理器单元；一闪存接口单元，电性连接至该微处理器单元，用以经由多条数据输入/输出总线电 性连接至所述闪存模组；一主机接口单元，电性连接至该微处理器单元，用以连接该主机系统；以及一存储器管理单元，电性连接至该微处理器单元，用以配置多个逻辑区块，其中所述逻 辑区块对映所述闪存模组中的部分所述实体区块，其中该存储器管理单元经由该主机接口单元从该主机系统中接收关于所述主机读取 指令的一指令排序信息，其中每一所述主机读取指令对应所述逻辑区块的其中之一且每一 所述逻辑区块对应所述数据输入/输出总线的其中之一，其中该存储器管理单元依据所述主机读取指令所对应的所述数据输入/输出总线来 重新排列所述主机读取指令的顺序与产生一下达指令顺序，并且将该下达指令顺序传送给 该主机系统，其中该存储器管理单元依据该下达指令顺序经由该主机接口单元从该主机系统中依 序地接收所述主机读取指令并且依据所述主机读取指令经由该闪存接口单元从所述闪存 模组中读取对应所述主机读取指令的数据。10.根据权利要求9所述的闪存控制器，其中该主机接口单元为支援一原生指令排序 NCQ协定。11.根据权利要求...

【专利技术属性】
技术研发人员：叶志刚，
申请(专利权)人：群联电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]