用来产生抖动时钟信号的抖动产生器制造技术

本发明专利技术提供一种用来产生抖动时钟信号的抖动产生器，其包括抖动控制信号产生器以及抖动时钟产生器。该抖动控制信号产生器用来于不同时间点自多个候选数字代码中选择一个数字代码，并分别输出所选取的多个不同的数字代码；而该抖动时钟产生器耦接于该抖动控制信号产生器，用来产生该抖动时钟信号，其中该抖动时钟产生器分别依据该多个不同的数字代码来动态调整该抖动时钟信号。

【技术实现步骤摘要】

本专利技术涉及一种抖动产生器(jitter generator)，具体地，涉及一种可产生一抖 动时钟信号以应用在芯片中的内建自测(built-in-self-test，BIST)的抖动产生器。
技术介绍
在数字通信系统中，接收机对于定时抖动(timing jitter)的容忍能力是衡量整 个系统性能的一项重要参数，特别是在高速的通信系统。所谓时间抖动，指的是当数据或是 时钟信号上升沿/下降沿应该出现的位置发生了偏移所导致(亦即相位偏移)，因而可能使 接收机的误码率(bit error rate, BER)上升。已知的解决方案通常通过接收机中的时钟 和数据还原电路(clock anddata recovery，CDR)来降低抖动对于接收机的影响。因此，如何测试接收机的抖动容忍度(jitter tolerance) 一直是项重要的课题。 常见的测试架构利用一抖动产生器来产生一含有时间抖动的频率信号，并将一串随机的测 试数据位输入至一 D型触发器(D-type flip-flop)，而该D型触发器通过该含有时间抖动 的频率信号来触发而运作；这样，该D型触发器便可输出一串具有时间抖动的数据位。接着 再将此具有时间抖动的数据位串流输入至接收机，将接收机的输出与输入的测试数据位串 流相比较来得知接收机的抖动容忍能力。然而，一个好的抖动产生器必须要能控制抖动的频率以及抖动幅度的大小；其中， 抖动幅度指的是数据或时钟信号相位偏移的大小，而抖动的频率是指相位偏移发生的次 数。尽管目前市面上已有现成的测试仪器可以满足此需求，然而此种测试仪器价格昂贵，亦 不利于批量测试。另一种替代方式则是利用信号产生器以及混频器调变出带有抖动的频率 信号，此法成本较低。
技术实现思路
本专利技术的目的在于提供一种可用于芯片中的内建自测的抖动产生器，以节省批量 测试时的机器成本。本专利技术的一个实施例提供一种用来产生一抖动时钟(jittered clock)信号的抖 动产生器(jitter generator)，其包括一抖动控制信号产生器以及一抖动时钟产生器。该 抖动控制信号产生器用来于不同时间点自多个候选数字代码中选择一数字代码，并分别输 出所选取的多个不同的数字代码；而该抖动时钟产生器耦接于该抖动控制信号产生器，用 来产生该抖动时钟信号，其中该抖动时钟产生器分别依据该多个不同的数字代码来动态调 整该抖动时钟信号。本专利技术的另一实施例提供一种用来产生一抖动时钟信号的抖动产生器，包括一抖 动控制信号产生器以及一抖动时钟产生器。该抖动控制信号产生器用来产生一抖动控制信号；而该抖动时钟产生器耦接于该抖动控制信号产生器，其包括一时钟锁定电路，用来依据 一时钟输入信号与一时钟反馈信号执行一时钟锁定操作，以于第一节点产生该时钟反馈信 号以及于第二节点产生该抖动时钟信号。附图说明图1为本专利技术第一实施例的抖动产生器的功能框图；图2为图1所示的抖动控制信号产生器所输出的数字代码的示意图；图3为图1所示的抖动产生器所输出的抖动时钟信号的示意图；图4为图1所示的多相位时钟产生器所输出的频率相同但相位相异的多个时钟输 出信号的示意图；图5为本专利技术第二实施例的抖动产生器的功能框图；图6为本专利技术第三实施例的抖动产生器的功能框图；图7为图6所示的相位内插延迟锁定环的功能框图；图8为本专利技术第四实施例的抖动产生器的功能框图；图9为图8所示的相位内插锁相环的功能框图；图10为本专利技术第五实施例的抖动产生器的功能框图；以及图11为本专利技术第六实施例的抖动产生器的功能框图。具体实施例方式请参考图1，图1所示为本专利技术第一实施例的抖动产生器10的功能框图。抖动产 生器10包括抖动时钟产生器100以及抖动控制信号产生器110，而抖动时钟产生器100则 包括一多相位时钟产生器102以及一相位选择器104。抖动控制信号产生器110用来于不 同时间点自多组候选数字代码中选择至少一组数字代码，并分别输出所选取的多个不同的 数字代码，在本实施例中，抖动控制信号产生器Iio通过一直接数字频率合成器(direct digital frequencysynthesizer，DDFS)112来加以实现。直接数字频率合成器112为一种 用来产生数字化的任意波形的组件，其操作原理已为熟知该技术者所知，故相关细节在此 不再赘述。依据抖动频率控制信号Jfrai以及抖动幅度控制信号Jamp可控制直接数字频率 合成器112依序产生所需的数字波形信号，以此数字波形信号作为数字代码SEL(如图2所 示)。抖动时钟产生器100用来产生抖动时钟信号J。ut，并依据数字代码SEL来动态调整抖 动时钟信号J。ut (如图3所示)。在本实施例中，抖动时钟产生器100由多相位时钟产生器 102以及相位选择器104所组成；其中，多相位时钟产生器102根据时钟输入信号CLKin以 产生多个候选时钟输出信号CLK。ut(n)，其中该多个时钟输出信号CLK。ut(n)为频率相同但相位 相异的时钟信号(在本实施例中，η = 0 3，亦即可产生四个不同相位的时钟信号，如图 4所示)。本实施例中，多相位时钟产生器102通过一多相位锁相环(multi-phase phase locked loop, multi-phase PLL) 106来实现，请注意，此仅用来示范说明，并非用来作为本 专利技术的限制条件，亦即任何可产生频率相同但相位相异的多个时钟信号的电路均可被采用 以实现所要的多相位时钟产生器102。相位选择器104耦接至多相位时钟产生器102以及 相位选择控制信号产生器110，用来根据抖动控制信号产生器110所输出的数字代码SEL， 从η个候选时钟输出信号CLK。ut(n)中选择一特定时钟输出信号以产生抖动时钟信号J。ut。由于直接数字频率合成器112在不同时间点会产生不同幅度的数字信号，亦即输出不同的数字代码SEL;如此一来，相位选择器104在每个时间点所选的时钟输出信号的相位也不尽相 同，因此便会产生具有时间抖动的频率信号J。ut (如图3所示)。请参考图5，图5所示为本专利技术第二实施例的抖动产生器20的功能框图。抖动产 生器20包括一抖动时钟产生器200以及一抖动控制信号产生器210，其中抖动时钟产生器 200包括一多相位时钟产生器202以及一相位选择器204，而抖动控制信号产生器210则包 括一直接数字频率合成器212以及一译码器214。第5图的电路架构大致与图1相同，唯 一与图1不同的地方在于第5图当中的抖动控制信号产生器210多了一个译码器214 ；译 码器214用来对直接数字频率合成器212输出的数字波形信号进行译码以转换成数字代码 SEL。请注意，本专利技术的第一实施例以及第二实施例所公开的抖动控制信号产生器的实 施方式仅为范例说明，并非作为本专利技术的限制条件。因此，任何能够根据抖动频率控制信 号Jfrai以及抖动幅度控制信号Jamp而产生抖动控制信号产生的实施方式皆属于本专利技术的范 围。请参考图6，图6为本专利技术第三实施例的抖动产生器30的功能框图。抖动产生 器30包括一个用来产生抖动控制信号Jetl的抖动控制信号产生器320以及一个用来依据 抖动控制信号J。tl以产生抖动时钟信号J。ut的抖动时钟产生器300。本实施例中，抖动控 制信号产本文档来自技高网...

【技术保护点】
一种用来产生抖动时钟信号的抖动产生器，包括：　　抖动控制信号产生器，用来产生抖动控制信号；以及　　抖动时钟产生器，耦接于该抖动控制信号产生器，包括时钟锁定电路，用来依据时钟输入信号与时钟反馈信号执行时钟锁定操作，以于第一节点产生该时钟反馈信号以及于第二节点产生该抖动时钟信号。

【技术特征摘要】
1.一种用来产生抖动时钟信号的抖动产生器，包括 抖动控制信号产生器，用来产生抖动控制信号；以及抖动时钟产生器，耦接于该抖动控制信号产生器，包括时钟锁定电路，用来依据时钟输 入信号与时钟反馈信号执行时钟锁定操作，以于第一节点产生该时钟反馈信号以及于第二 节点产生该抖动时钟信号。2.如权利要求1所述的抖动产生器，其中该时钟锁定电路为一延迟锁定环。3.如权利要求2所述的抖动产生器，其中该延迟锁定环包括相位比较器，用来依据该时钟输入信号与该时钟反馈信号产生比较结果； 控制信号产生器，耦接于该相位比较器，用来依据该比较结果产生控制信号；以及 延迟电路，耦接于该相位比较器与该控制信号产生器，延迟该时钟输入信号以产生该 时钟反馈信号，包括第一延迟模块，用来依据第一延迟量控制信号于该第二节点产生该抖动时钟信号；以及第二延迟模块，耦接于该第一节点与该第二节点之间，用来依据第二延迟量控制信号 以于该第一节点产生该时钟反馈信号，其中该相位调整电路依据该控制信号与该抖动控制 信号来分别产生该第一、第二延迟量控制信号。4.如权利要求3所述的抖动产生器，其中该相位比较器将该控制信号加上该抖动控制 信号来产生该第一、第二延迟量控制信号中的一个，以及将该控制信号减去该抖动控制信 号来产生该第一、第二延迟量控制信号中的另一个。5.如权利要求1所述的抖动产生器，其中该时钟锁定电路为一锁相环。6.如权利要求5所述的...

【专利技术属性】
技术研发人员：曾子建，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：71[中国|台湾]