三维半导体存储器器件及其制造方法技术

本发明专利技术提供了一种三维半导体存储器器件及其制造方法。制造半导体存储器器件的方法包括：在衬底上，交替并重复地堆叠牺牲层和绝缘层；形成穿过所述牺牲层和所述绝缘层的有源图案；对所述绝缘层和所述牺牲层连续构图，以形成沟槽；去除所述沟槽中暴露的牺牲层以形成凹进区，暴露所述有源图案的侧壁；在所述衬底上形成信息储存层；在所述信息储存层上形成栅传导层，使得所述栅传导层填充所述凹进区并且限定所述沟槽中的空区，所述空区由所述栅传导层环绕；以及对所述栅传导层执行各向同性蚀刻工艺，以在所述凹进区中形成栅电极，使得所述栅电极彼此分开。

【技术实现步骤摘要】

本公开在此涉及一种半导体器件及其制造方法，更具体而言，涉及三维半导体存 储器器件及其制造方法。
技术介绍
随着电子工业发展到高水平，半导体器件的集成度得以提高。半导体器件的较高 集成度是决定产品价格的重要因素。换言之，随着半导体器件的集成度增大，半导体器件的 产品价格会降低。因此，对半导体器件的较高集成度的需求越来越大。通常，由于半导体器 件的集成度主要由单位存储器单元所占的面积来确定，因此集成度会受图案小型化程度， 即精细图案形成技术的水平的很大影响。然而，由于半导体设备非常昂贵和/或半导体制 造工艺的困难，导致图案小型化会受到限制。为了克服这种限制，近来已经提出了三维半导体存储器器件。然而，传统的三维半 导体存储器器件会需要不稳定的处理和/或会表现出低产品可靠性。
技术实现思路
因此，实施例涉及，其基本上克服了由于现 有技术的限制和缺陷导致的一个或多个问题。因此，实施例的特征在于提供为了更高的集成度而最优化的三维半导体存储器器 件。因此，实施例的另一个特征在于提供具有优良可靠性的三维半导体存储器器件。因此，实施例的又一个特征在于提供可以增强制造工艺中的工艺余量的三维半导 体存储器器件。因此，实施例的再一个特征在于提供制造具有一个或多个以上特征的三维半导体 存储器器件的方法。以上和其他特征以及优点中的至少一个可以通过提供一种制造半导体器件的方 法来实现，该方法包括在衬底上，交替并重复地堆叠牺牲层和绝缘层；形成穿过牺牲层和 绝缘层的有源图案；对绝缘层和牺牲层连续构图，以形成沟槽；去除沟槽中暴露的牺牲层 以形成暴露有源图案的侧壁的凹进区；在衬底上形成信息储存层；在具有信息储存层的 衬底上形成填充凹进区的栅传导层，使得在沟槽中限定通过栅传导层环绕的空区(empty region)；以及对具有空区的栅传导层执行各向同性蚀刻工艺，以形成栅电极，所述栅电极 分别设置在凹进区中并且彼此分开。在一些实施例中，空区的底表面可以由栅传导层构成，以及空区的底表面可以低 于填充凹进区之中最下面的凹进区的栅传导层的一部分的顶表面。 在其他实施例中，通过各向同性蚀刻工艺，使与沟槽相邻的栅电极的侧壁可以比 与沟槽相邻的构图的绝缘层的侧壁横向更多地凹进。 在另外其他的实施例中，以上方法还可以包括形成器件隔离图案，所述器件隔离图案填充沟槽和与栅电极相邻的部分凹进区。在其他实施例中，可以形成具有倾斜侧壁的沟槽，所述沟槽的下端的宽度可以小 于沟槽的上端的宽度。在这种情况下，栅电极之中最上面的栅电极的宽度可以小于最下面 的栅电极的宽度。在另外的实施例中，在堆叠牺牲层和绝缘层之前，以上方法还可以包括在衬底上 形成缓冲电介质。最下面的牺牲层可以直接形成在缓冲电介质上。以上和其他特征以及优点中的至少一个还可以通过提供一种半导体存储器器件 来实现，该半导体存储器器件包括栅电极和绝缘图案，所述栅电极和所述绝缘图案交替并 重复地堆叠在衬底上；有源图案，所述有源图案穿过绝缘图案和栅电极；信息储存层，所述 信息储存层设置在有源图案和栅电极之间；以及器件隔离图案，所述器件隔离图案被设置 在堆叠的绝缘图案和栅电极的一侧处的衬底上。栅电极和绝缘图案可以具有与器件隔离图 案相邻的外侧壁，以及与直接设置在栅电极中的每个栅电极上的绝缘图案的外侧壁相比， 栅电极中的每个栅电极的外侧壁可以向着有源图案横向更多地凹进。在另外的实施例中，可以通过凹进的栅电极中的每个栅电极的外侧壁来限定底切 (undercut)区，并且器件隔离图案可以延伸，以填充底切区。在另外的实施例中，栅电极的顶表面可以具有平行于衬底的顶表面.在第一方向 上的宽度。栅电极和绝缘图案可以在第二方向上延伸，所述第二方向垂直于第一方向并且 平行于衬底的顶表面。此时，栅电极之中最下面的栅电极的宽度可以大于最上面的栅电极 的宽度。在这种情况下，绝缘图案的外侧壁可以是倾斜的。在另外的实施例中，栅电极之中最下面的栅电极可以控制最下面的栅电极下方的 衬底中限定的第一沟道区，以及控制与最下面的栅电极相邻的有源图案中的第二沟道区。 此时，第一沟道区的阈值电压可以不同于第二沟道区的阈值电压。附图说明通过参照附图详细描述示例性实施例，对于本领域的普通技术人员来说，以上和 其他特征和优点将变得更清楚，在附图中图1至图8示出根据一个实施例的制造三维半导体存储器器件的方法中的阶段的 透视图9示出图6的A部分的详细横截面图10示出根据一个实施例的三维半导体存储器器件的透视图11示出图10的B部分的详细横截面图12示出图10的C部分的详细横截面图13示出根据一个实施例的三维半导体存储器器件的更改实例的透视图14至图17示出在根据另一个实施例的制造三维半导体存储器器件的方法中的 阶段的透视图18示出根据另一个实施例的三维半导体存储器器件的透视图19示出根据一个实施例的包括半导体存储器器件的电子系统的示例性框图； 以及图20示出根据一个实施例的包括半导体存储器器件的存储器卡的框图。具体实施方式2009年9月四日在韩国知识产权局提交的标题为“Three-Dimensional Semiconductor Memory Device and Method of Fabricating the Same，，的韩国专利申请 No. 10-2009-0092452的全部内容通过引用结合于此。以下将参照附图更详细地描述本专利技术构思的示例性实施例。然而，本专利技术构思可 以按不同形式实施，并且不应该被理解为限于本文所述的实施例。更确切地说，提供这些实 施例，使得本专利技术对本领域的技术人员来说将是彻底和完全的，并且将把本专利技术构思的范 围充分传达给本领域的技术人员。在全文中，还将理解的是，当层(或元件)被称作在另一个层或衬底上时，它可以 直接在另一个层或衬底上，或者还会存在中间层。另外，还将理解的是，当层被称作在两个 层之间时，它可以是这两层之间的唯一层，或者还可以存在一个或多个中间层。另外，在附 图中，为了图示的清晰起见，夸大了层和区域的尺寸。另外，尽管比如“第一”.“第二”和 “第三”等术语用于描述本专利技术构思的各种实施例中的各种区域和层，但是区域和层不限于 这些术语。这些术语只是用来将一个区域或层与另一个区域或层区分开。因此，在一个实 施例中被称作第一层的层在另一个实施例中可以被称作第二层。本文描述和作为实例的实 施例包括其互补的实施例。词语“和/或”意味着可能是相关组成元件中的一个或多个或 组合。类似的附图标记始终表示类似的元件。<实施例1>图1至图8示出根据一个实施例的制造三维半导体存储器器件的方法中的阶段的 透视图。图9示出图6中的A部分的详细横截面图。参照图1，在衬底100上可以交替并且重复地堆叠牺牲层110L. 110. 110U和绝缘层 120. 120U。衬底100可以是半导体衬底。例如，衬底100可以是硅衬底.锗衬底.硅-锗 衬底.化合物半导体衬底等。可以用第一传导类型掺杂剂来掺杂衬底100。牺牲层 110L. 110. 110U可以优选地由相对于绝缘层120. 120U具有蚀刻选择性的材料形成。例如， 绝缘层120. 120U可以由氧化物形成，并且牺牲层110L. 110. 110U可以包含氮化物和/或氧 氮化物。本专利技术构本文档来自技高网...

【技术保护点】
一种制造半导体存储器器件的方法，包括：在衬底上，交替并重复地堆叠牺牲层和绝缘层；在所述衬底上形成有源图案，使得所述有源图案穿过所述牺牲层和所述绝缘层；对所述绝缘层和所述牺牲层连续构图，以形成沟槽；去除所述沟槽中暴露的牺牲层以形成凹进区，使得所述凹进区暴露所述有源图案的侧壁；在所述衬底上形成信息储存层；在所述信息储存层上形成栅传导层，使得所述栅传导层填充所述凹进区并且限定所述沟槽中的空区，所述空区由所述栅传导层环绕；以及针对所述栅传导层执行各向同性蚀刻工艺，以在所述凹进区中形成栅电极，使得所述栅电极彼此分离。

【技术特征摘要】
KR 2009-9-29 10-2009-00924521.一种制造半导体存储器器件的方法，包括 在衬底上，交替并重复地堆叠牺牲层和绝缘层；在所述衬底上形成有源图案，使得所述有源图案穿过所述牺牲层和所述绝缘层； 对所述绝缘层和所述牺牲层连续构图，以形成沟槽；去除所述沟槽中暴露的牺牲层以形成凹进区，使得所述凹进区暴露所述有源图案的侧壁；在所述衬底上形成信息储存层；在所述信息储存层上形成栅传导层，使得所述栅传导层填充所述凹进区并且限定所述 沟槽中的空区，所述空区由所述栅传导层环绕；以及针对所述栅传导层执行各向同性蚀刻工艺，以在所述凹进区中形成栅电极，使得所述 栅电极彼此分离。2.根据权利要求1所述的方法，其中，形成所述栅传导层以在所述沟槽中限定所述空 区的步骤包括通过所述栅传导层限定所述空区的底表面，使得所述空区的底表面低于填 充所述凹进区之中最下面凹进区的部分所述栅传导层的顶表面。3.根据权利要求1所述的方法，其中，在所述凹进区中形成所述栅电极的步骤包括通 过各向同性蚀刻工艺，使与所述沟槽相邻的所述栅电极的侧壁比与所述沟槽相邻的构图绝 缘层的侧壁横向更多地凹进。4.根据权利要求3所述的方法，还包括形成器件隔离图案，所述器件隔离图案填充所 述沟槽以及与所述栅电极相邻的部分凹进区。5.根据权利要求1所述的方法，其中，将所述绝缘层和所述牺牲层构图以形成沟槽的 步骤包括形成具有倾斜侧壁的沟槽，使得所述沟槽的下端的宽度小于所述沟槽的上端的 宽度。6.根据权利要求5所述的方法，其中，形成所述栅电极的步骤包括将所述栅电极之中 最上面栅电极的宽度形成为小于最下面栅电极的宽度。7.根据权利要求1所述的方法，其中，形成所述有源图案的步骤包括 形成穿透所述绝缘层和所述牺牲层的沟道开口，以暴露所述衬底；以及在所述沟道开口中形成所述有源图案，使得所述沟槽与所述沟道开口横向地分隔开。8.根据权利要求7所述的方法，其中，在所述沟道开口中形成所述有源图案的步骤包括在具有所述沟道开口的衬底上，保形地形成有源层； 在所述有源层上形成电介质，以填充所述沟道开口 ；以及 去除所述沟道开口外部的所述有源层和所述电介质的一部分。9.根据权利要求1所述的方法，还包括在所述沟槽下方的所述衬底中形成公共源区。10.根据权利要求1所述的方法，还包括 在所述有源图案的上部中形成漏区；以...

【专利技术属性】
技术研发人员：金镇瑚，孙丙根，金汉洙，李源俊，张大铉，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]