选择性形成沟槽的方法技术

本发明专利技术公开了一种选择性形成沟槽的方法。首先，提供基材。基材包含第一半导体元件与第二半导体元件。第一半导体元件具有掺杂剂。其次，进行湿蚀刻，以选择性在第二半导体元件周围的基材中形成一组沟槽、选择性对第一半导体元件进行第一源极／漏极离子注入，或是选择性对第二半导体元件进行第二源极／漏极离子注入。

【技术实现步骤摘要】

本专利技术涉及一种。特别是，本专利技术涉及一种先使用掺杂剂 改变基材的蚀刻选择率，进而在无需掩模的条件下，即得以在半导体元件周围选择性形成 沟槽的方法。
技术介绍
一般而言，在半导体元件的制造过程中，如果想要在基材中某些位置选择性的形 成沟槽时，就需要额外使用掩模来保护基材中不能够被蚀刻的位置。图1-3例示传统上在 基材中某些位置选择性形成沟槽的方式。如图1所示，先提供基材101。在基材101上，分 别预先建立有位于不同区域中的P型半导体元件110与N型半导体元件120。在P型半导 体元件110与N型半导体元件120之间，则使用浅沟槽隔离130加以分隔。此时，如图2所示，如果需要在N型半导体元件120附近的基材101形成沟槽时， 如前所述，会以掩模140，例如光致抗蚀剂，来覆盖P型半导体元件110等的相关区域，以保 护P型半导体元件110不被即将进行的蚀刻步骤所伤害。接下来，如图3所示，就可以进行 预计的蚀刻步骤，例如使用干蚀刻法，在N型半导体元件120附近的基材101中形成所预期 的沟槽150。但是，为了要在P型半导体元件110等的相关区域上建立掩模140来保护P型半 导体元件110等的相关区域，就必须要特别再额外设计一只光掩模。但是问题在于，众所周 知光掩模设计与制作的成本极为昂贵。因此，额外的光掩模需求会对于半导体的制造厂商 产生沉重的成本负担。另外，使用干蚀刻虽然有蚀刻速率较快的优点，却也因此使得蚀刻工 艺不容易均勻地受到控制。有鉴于此，可以了解到目前想要在基材中某些位置选择性形成 沟槽的已知方式，仍然还有很大的改进空间。
技术实现思路
本专利技术于是提出一种选择性形成沟槽的新颖方法。使用本专利技术方法，一方面可以 免除在第一半导体元件的邻近区域上建立另一只掩模的步骤，而是直接进行蚀刻程序，即 可在第二半导体元件附近的基材中形成所要的沟槽。另一方面，第一半导体元件还不会实 质上受到蚀刻程序伤害。本专利技术提出一种。首先，提供基材。基材包含第一半导体 元件、第二半导体元件与浅沟槽隔离。第一半导体元件具有掺杂剂。锗化硅结构则可以视 情况需要，位于第一半导体元件的附近。其次，进行湿蚀刻，以选择性在第二半导体元件周 围的基材中形成一组沟槽、选择性对第一半导体元件进行第一源极/漏极离子注入，或是 选择性对第二半导体元件进行第二源极/漏极离子注入。优选者，湿蚀刻实质上不影响第 一半导体元件。此组沟槽日后还可以作为提供基材的应变力之用。在本专利技术方法中，由于使用掺杂剂来改变基材对于湿蚀刻的选择比，因此可以免 除掩模的保护，直接进行蚀刻程序，而在第二半导体元件附近的基材中得到所要的沟槽。省略一个步骤的光掩模设计，意味生产成本可以获得大幅地下降，此为本专利技术的优点之一。由 于本专利技术方法可以产生极佳的蚀刻的选择比，因此第一半导体元件还不会因为缺乏掩模的 保护，而受到实质上的伤害，而又为本专利技术的另一项优点。附图说明图1-3例示， 传统上在基材中某些位置选择性形成沟槽的方式。图4-11例示本专利技术在基材中。附图标记说明101 基材110 :P型半导体元件120 :N型半导体元件130 浅沟槽隔离140 掩模150 沟槽201 基材210:第一半导体元件211 掺杂剂212 锗化硅结构220:第二半导体元件230 浅沟槽隔离240 沟槽250 掩模260 应力层270 金属硅化物层具体实施例方式本专利技术提供一种在基材中。图4-11例示本专利技术的优选实 施例在基材中。请参考图4，首先提供基材201。基材201通常为半 导体基材，例如硅基材。基材201至少包含第一半导体元件210、第二半导体元件220以及 位于第一半导体元件210与第二半导体元件220之间、用来电绝缘第一半导体元件210与 第二半导体元件220的浅沟槽隔离230。在本优选实施例中，第一半导体元件可以为P型半 导体元件，例如P型沟道金属氧化物半导体场效晶体管(P-charmel MOSFET, PM0S)，第二半 导体元件则可以为N型半导体元件，但不以此为限，例如N型沟道金属氧化物半导体场效晶 体管(N-channel MOSFET，匪OS)。第一半导体元件210已经预先经过第一离子注入步骤，而使得位于第一半导体元 件210附近的基材201具有掺杂剂211。但是，第二半导体元件220则未曾经历此等离子注 入步骤，因故第二半导体元件220附近的基材201没有掺杂剂211。可以选择任何适当的掺 杂剂来进行第一离子注入步骤，例如III族或是V族的离子。第一离子注入步骤可以是，例 如但不限于，轻漏极掺杂(LDD)离子注入等等。在本专利技术优选实施态样中，具有P型导电掺杂剂的第一半导体元件210的附近还 存在有锗化硅结构212。锗化硅结构212可用以建立压缩应变沟道(compressive strained channel)，使得位于第一半导体元件210下方的栅极沟道具有压缩应力，以增进载流子迁 移率。由于第一半导体元件210已经预先经过第一离子注入步骤，因此锗化硅结构212的 顶端亦具有掺杂剂211。然后，分别进行湿蚀刻、第一源极/漏极离子注入以及第二源极/漏极离子注入。 湿蚀刻、第一源极/漏极离子注入以及第二源极/漏极离子注入等三个操作步骤的顺序可 以视情况所需而加以调整。以下将例示数种可能的操作顺序，但不以此为限。在本专利技术第一实施例中，请参考图5，在无掩模的状态下，先进行湿蚀刻，以选择性 在第二半导体元件220周围的基材201中形成一组沟槽240。可以使用蚀刻剂进行湿蚀刻 步骤。例如，使用氨水等碱性蚀刻剂或其他化学成分的蚀刻剂，来进行湿蚀刻步骤。使用 湿蚀刻法的优点在于，可以更容易均勻地控制蚀刻工艺。此时，第一半导体元件210，例如 PMOS元件的掺杂，可以为SiGe外延原位掺杂(in situ doping)或是浅漏极掺杂。如前所述，由于第一半导体元件210附近的基材201具有掺杂剂211，但是第二半 导体元件220附近的基材201则因故没有掺杂剂211，此材料组成上的差异，造成具有掺杂 剂211的基材201或是锗化硅结构212极不容易被蚀刻，换言之，可以视为实质上不会被蚀 亥IJ，但是第二半导体元件220附近的基材201很容易被蚀刻。表一说明具有掺杂剂的基材 与没有掺杂剂的基材的蚀刻速率。表一权利要求1.一种，包含提供基材，该基材包含第一半导体元件与第二半导体元件，其中该第一半导体元件具 有掺杂剂；进行湿蚀刻，以选择性在该第二半导体元件周围的基材中形成一组沟槽；选择性对该第一半导体元件进行第一源极/漏极离子注入；以及选择性对该第二半导体元件进行第二源极/漏极离子注入。2.如权利要求1的方法，其中该基材还包含浅沟槽隔离，位于该基材中，作为该第一半 导体元件与该第二半导体元件的电绝缘。3.如权利要求1的方法，其中该第一半导体元件为P型半导体元件且该第二半导体元 件为N型半导体元件。4.如权利要求1的方法，其中使用碱性蚀刻剂进行该湿蚀刻。5.如权利要求4的方法，其中该碱性蚀刻剂为氨水。6.如权利要求1的方法，其中在该湿蚀刻后进行该第一源极/漏极离子注入以及该第 二源极/漏极离子注入。7.如权利要求1的方法，其中在该第一源极/漏极离子注入以及该第二源极/漏极离 子注入后进行该湿蚀刻。8.本文档来自技高网...

【技术保护点】
一种选择性形成沟槽的方法，包含：提供基材，该基材包含第一半导体元件与第二半导体元件，其中该第一半导体元件具有掺杂剂；进行湿蚀刻，以选择性在该第二半导体元件周围的基材中形成一组沟槽；选择性对该第一半导体元件进行第一源极／漏极离子注入；以及选择性对该第二半导体元件进行第二源极／漏极离子注入。

【技术特征摘要】

【专利技术属性】
技术研发人员：朱品蒨，陈信琦，郑博伦，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]