双向晶闸管以及静电保护电路制造技术

本发明专利技术提供了双向晶闸管以及静电保护电路，其中双向晶闸管包括：Ｐ型半导体衬底；形成于半导体衬底内的第一Ｎ阱、Ｐ阱以及第二Ｎ阱；所述Ｐ阱分别与第一Ｎ阱以及第二Ｎ阱相邻；形成于第一Ｎ阱表面区域且相隔离的第一Ｎ＋型注入区以及第一ＰＭＯＳ晶体管；形成于第二Ｎ阱表面区域且相隔离的第二Ｎ＋型注入区以及第二ＰＭＯＳ晶体管；所述第一ＰＭＯＳ晶体管的源极以及第二ＰＭＯＳ晶体管的漏极均与Ｐ阱相连接；所述第一Ｎ＋型注入区与第一ＰＭＯＳ晶体管的漏极连接阳极，第二Ｎ＋型注入区与第二ＰＭＯＳ晶体管的源极连接阴极。本发明专利技术晶闸管具有双向导电的能力，且触发电压较低，使得静电保护电路具有较强的静电保护能力。

【技术实现步骤摘要】

本专利技术涉及集成电路静电保护电路设计领域，尤其涉及一种用于静电保护电路的 超低压双向晶闸管。
技术介绍
可控硅整流器件(Silicon-Controlled Rectifier, SCR)又被称为晶闸管，其特点 在于，晶闸管的阴极与阳极之间在正常情况下并不能导通，而需要在控制极上加入正向触 发脉冲，一旦晶间管导通形成稳定电流后，即使撤除控制极上的外置电压也能够持续导通， 直至阴极与阳极之间的电流小于维持导通的最小电流(称为维持电流)，晶闸管才会自行 关断。在集成电路CMOS技术中，晶闸管被经常使用于静电保护电路(ESD)，为了满足静 电释放的需求，所述晶闸管的触发电压应当尽可能的小，因此超低压双向晶闸管(UBSCR) 应运而生，该器件可以在极低的触发电压下工作，并且具有高抗静电压的能力。如图1所示，为一种典型的ESD静电保护电路的电路原理图，待保护器件4通过静 电释放端3释放自身静电电荷，第一晶闸管1以及第二晶闸管2可以采用相同规格的双向 晶闸管，其中第一晶闸管1的阳极与高位电源线Vdd连接，阴极与静电释放端3连接；第二 晶闸管2的阳极与静电释放端3连接，而阴极与低位电源线Vss连接。因此无论静电释放 端3上的电势位如何，均可以经由两个晶闸管向高位电源线Vdd或者低位电源线Vss释放 静电电荷。所述第一晶闸管1以及第二晶闸管2中，阳极、阴极仅仅表示晶闸管的输入输出电 极，而并不限定晶闸管中的电流流向。此外在电路正常工作时一般将低位电源线Vss接地， 以便固定电势位。再如图1所示，根据静电释放时，不同电势位的静电释放端3向高位电源线Vdd以 及低位电源线Vss的电流流向不同，所述双向晶闸管可以定义出四种工作模式，其中第一 晶闸管1工作于ND或者PD模式，而第二晶闸管2工作于PS或者NS模式。图2提供了一种现有的晶闸管的剖面结构，包括P型衬底100 ；位于P型衬底100内且相邻的N阱101以及P阱102 ；位于N阱101 表面的第一 N+型注入区201、第一 P+型注入区202 ；位于P阱102表面的第二 N+型注入区 204、第二 P+型注入区205 ；横跨于N阱101以及P阱102表面的N+型连接区203 ；上述各 注入区以及连接区之间通过浅沟槽隔离(STI)700绝缘隔离。其中第一 N+型注入区201与 第一 P+型注入区202相连接作为晶闸管的阳极；第二 N+型注入区204作为晶闸管的阴极； 而第二 P+型注入区205接地。当应用于图1所示ESD保护电路时，可以将第二 P型注入区 205与低位电压源Vss连接。图3为上述晶闸管的等效电路图，结合图3以及图2所示，N阱101、P阱102以及 第二 N+型注入区204构成NPN型三极管T2，其中根据注入浓度的差异可知，P阱102与第 二 N+型注入区204构成的PN结为发射极；同理第一 P+型注入区202、N阱101以及P阱102构成PNP型三极管Tl，其中根据注入浓度差异可推断，第一 P+型注入区202与N阱101 构成的PN界面为发射极。由于相邻的同掺杂类型的区域之间可以视为电连接，因此所述晶 闸管的等效电路连接如下NPN型三极管T2的发射极连接晶闸管的阴极，基极连接PNP型 三极管Tl的集电极；而集电极经由N阱101的等效电阻Rnwell连接晶闸管的阳极；同时PNP 型三极管Tl的基极连接NPN型三极管T2的集电极，发射极连接晶闸管的阳极，集电极经由 P阱102的等效电阻Rpwell连接地。NPN型三极管T2与PNP型三极管Tl构成了典型的晶闸 管结构。在阳极与阴极之间外加正向偏置电压并超过触发值，所述偏置电压需在N阱以及 P阱间形成反向击穿电流，从而才能够在晶闸管中形成稳定电流，而无需另行设置控制极。将图3所示晶闸管应用至图1所示ESD静电保护电路中，即第一晶闸管1以及第 二晶闸管2均采用图3所示晶闸管电路，下面分别描述不同静电测试情况下，晶闸管四种工 作模式的原理。由于Vss为接地，因此图3中PNP型三极管Tl的集电极可以等效于通过电 阻Rpwell连接至低位电源线Vss。对于静电测试而言，只有正负两端，而这两端也是ESD测试模式下整个电路的最 高和最低电势位，对应于晶闸管可以阳极高也可以阴极高。在PD模式下，将静电释放端3的电势位接正向静电脉冲，而高位电源线Vdd接零 电位，对于第一晶闸管1，由于阳极和阴极反向偏置，晶闸管不工作，而仅通过第二 N+型注 入区204、P阱102和N+型连接区203形成的寄生NPN型三极管导通放电，放电电流极小。在ND模式下，将静电释放端3的电势位接负向静电脉冲，而高位电源线Vdd接零 电位，对于第一晶间管1，阳极和阴极正向偏置，构成晶间管导通放电机制，具有极大的放电 电流。在PS模式下，将静电释放端3的电势位接正向静电脉冲，而低位电源线Vss接零 电位，对于第二晶闸管2，阳极和阴极正向偏置，构成晶闸管导通放电，具有极大的放电电流。在NS模式下，将静电释放端3的电势位接负向静电脉冲，而低位电源线Vss接零 电位，对于第二晶闸管2，由于阳极和阴极反向偏置，晶闸管不工作，但阴极与低位电源线 Vss相连接故等电势，从而可以通过P阱102和N阱101所形成寄生的二极管正向导通放 电，具有相对较大的放电电流。从上述工作原理可知，现有的晶闸管在不同静电测试模式下，电流导通路径存在 明显的差异，使得ESD静电保护电路中，不能总是使用效率最高的晶闸管导通机制进行放 电，因此利用率低下。另一方面，现有的晶闸管触发电压较高，对于弱电势差反应不灵敏，使 得ESD静电保护电路无法满足精密电路释放静电的需求。
技术实现思路
本专利技术解决的问题是提供一种双向晶闸管，具有触发电压低，以及双向导通释放 静电荷的能力，应用至ESD静电保护电路中，满足精密电路释放静电的需求。本专利技术提供的一种双向晶闸管，包括P型半导体衬底；形成于半导体衬底内的第一 N阱、P阱以及第二 N阱；所述P阱分别与第一 N阱以 及第二 N阱相邻；形成于第一 N阱表面区域且相隔离的第一 N+型注入区以及第一 PMOS晶体管；形 成于第二 N阱表面区域且相隔离的第二 N+型注入区以及第二 PMOS晶体管；所述第一 PMOS 晶体管的源极以及第二 PMOS晶体管的漏极均与P阱相连接；所述第一 N+型注入区与第一 PMOS晶体管的漏极连接阳极，第二 N+型注入区与第 二 PMOS晶体管的源极连接阴极。作为可选方案，所述半导体衬底接地。作为可选方案，所述双向晶闸管还包括形成于半导体衬底内的P型连接阱，所述P 型连接阱内形成有第三P+型注入区。将第三P+型注入区接地。作为可选方案，所述第一 PMOS晶体管与第二 PMOS晶体管的尺寸、规格相同。在第 一 PMOS晶体管以及第二 PMOS晶体管中，源区以及漏区均包括位于栅极侧壁底部的LDD轻 掺杂区以及位于LDD轻掺杂区外侧的HALO注入区。所述LDD轻掺杂区的掺杂类型为P型 轻掺杂，所述HALO注入区的掺杂类型为N型轻掺杂。向所述第一 PMOS晶体管以及第二 PMOS晶体管的栅极均施加不超过阈值的电压。 作为可选方案，将第一 PMOS晶体管以及第二 PMOS晶体管的栅极连接正向于P阱的偏置电压。本专利技术还提供了一种静电保护电路，包本文档来自技高网...

【技术保护点】
一种双向晶闸管，其特征在于，包括：Ｐ型半导体衬底；形成于半导体衬底内的第一Ｎ阱、Ｐ阱以及第二Ｎ阱；所述Ｐ阱分别与第一Ｎ阱以及第二Ｎ阱相邻；形成于第一Ｎ阱表面区域且相隔离的第一Ｎ＋型注入区以及第一ＰＭＯＳ晶体管；形成于第二Ｎ阱表面区域且相隔离的第二Ｎ＋型注入区以及第二ＰＭＯＳ晶体管；所述第一ＰＭＯＳ晶体管的源极以及第二ＰＭＯＳ晶体管的漏极均与Ｐ阱相连接；所述第一Ｎ＋型注入区与第一ＰＭＯＳ晶体管的漏极连接阳极，第二Ｎ＋型注入区与第二ＰＭＯＳ晶体管的源极连接阴极。

【技术特征摘要】

【专利技术属性】
技术研发人员：单毅，何军，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31[中国|上海]