提高半导体元器件的性能的方法技术

本发明专利技术公开了一种提高半导体元器件的性能的方法，该方法包括：在衬底上依次形成栅氧化层和多晶硅层；对所述栅氧化层和多晶硅层进行刻蚀，形成栅极；在所述栅极的两侧形成第一侧墙；进行浅离子注入工艺，以形成浅掺杂源漏区；在上述第一侧墙的外侧形成第二侧墙；进行预非晶化注入工艺；进行深源／漏区离子注入工艺；在所形成的栅、源和漏区上依次形成缓冲氧化层和高应力氮化物层；进行快速热退火工艺；去除上述的高应力氮化物层和缓冲氧化层。通过使用本发明专利技术所提供的方法，可提高电子迁移率，从而有效地改善半导体元器件的电学性能。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，特别涉及一种。
技术介绍
在现有的半导体制造工艺中，引入了一种应力记忆技术(SMT，Stress Memorization Technology)，用于源极/漏极(S/D)离子注入步骤后，以诱发应力于金属氧 化物半导体场效应管(MOSFET)的沟道区域，借此改善所制造的元器件的电学特性。在传统的SMT工艺中，通常采用沉积应力层及S/D退火工艺，以诱发应力于衬底 中，即通过S/D退火工艺使位于应力顶盖层(stress capping layer)下层的多晶硅栅极再 结晶，从而改善N沟道金属氧化物半导体(NMOQ元器件的电性能。上述的应力层将在后续 工艺前移除。图IA IE为现有技术中的SMT工艺的示意图。如图IA所示，首先可在衬底1沉 积形成栅氧化层2，再在栅氧化层2上沉积一多晶硅层；然后再对所述栅氧化层2和多晶硅 层进行曝光、刻蚀等工艺，从而形成栅极3 ；接着，如图IB所示，将在上述栅极3的两侧形成 第一侧墙4，然后再以第一侧墙4及栅极3为掩膜，进行浅离子注入工艺，从而在衬底1上形 成浅掺杂源漏区5 ；随后，如图IC所示，将通过沉积、光刻、腐蚀等一系列工艺流程在第一侧 墙4的外侧形成第二侧墙6，然后再以栅极3、第一侧墙4以及第二侧墙6为掩膜，并以第二 侧墙6所定义的窗口，进行深源/漏区离子注入，在衬底1上形成源/漏(S/D)区7;再者， 如图ID所示，将在所形成的栅、源和漏区上形成缓冲氧化层8，用于避免后续所形成的高应 力氮化物层9对上述所形成的栅极造成不必要的破坏，然后再在所形成的缓冲氧化层8之 上形成高应力氮化物层9，用于诱发应力于衬底中的沟道区域。在形成上述高应力氮化物 层9之后，即可进行快速热退火(RTA)工艺，从而使浅离子注入区横向扩散，并修复在进行 浅离子注入工艺和深源/漏区离子注入工艺时受损的晶格，并且使所注入的离子分布比较 均勻。最后，如图IE所示，去除上述的高应力氮化物层9和缓冲氧化层8，完成整个SMT工 艺。由上可知，虽然传统的SMT工艺可通过施以应力的方式而改善元器件的性能，但 是使用传统的SMT工艺所形成的半导体元器件中的电子迁移率相对仍然比较低，因此半导 体元器件的电学性能还有待提高。
技术实现思路
有鉴于此，本专利技术提供一种，从而有效地改善半 导体元器件的电学性能。根据上述目的，本专利技术的技术方案是这样实现的一种，该方法包括在衬底上依次形成栅氧化层和多晶硅层；对所述栅氧化层和多晶硅层进行刻蚀， 形成栅极；在所述栅极的两侧形成第一侧墙；进行浅离子注入工艺，以形成浅掺杂源漏区；在上述第一侧墙的外侧形成第二侧墙；进行预非晶化注入工艺；进行深源/漏区离子注入工艺；在所形成的栅、源和漏区上依次形成缓冲氧化层和高应力氮化物层；进行快速热退火工艺；去除上述的高应力氮化物层和缓冲氧化层。在所述预非晶化注入工艺中，所使用的离子为锗离子。所述锗离子的能量为10 30Kev ；所述锗离子的剂量为3X1014 2X1015/cm2。在所述深源/漏区离子注入工艺，所使用的离子为磷离子或砷离子。在所述深源/漏区离子注入工艺，所注入的离子的能量为1 30Kev ；所注入的 离子的剂量为:5X1013 3X1015/cm2。所述缓冲氧化层的厚度为10 1000埃。所述高应力氮化物层由Si3N4构成；所述高应力氮化物层的厚度为100 10000埃。在进行所述快速热退火工艺时，所使用的退火温度为900 1100摄氏度。由上可知，本专利技术提供了一种，由于在该方法中， 在形成高应力氮化物层之前，先进行了预非晶化注入工艺，由于上述预非晶化注入工艺将 使得栅多晶硅层的非晶化更为显著，因而在经过后续的高温快速热退火工艺之后能够更为 有效地保留所沉积的高应力氮化物层的应力，在沟道中引起更大的形变，更高地提高了电 子迁移率，从而有效地改善了半导体元器件的电学性能。附图说明图IA IE为现有技术中的SMT工艺的示意图。图2为本专利技术中的流程图。图3A 3F为本专利技术中的的示意图。具体实施例方式为了使本专利技术的目的、技术方案和优点更加清楚明白，以下举具体实施例并参照 附图，对本专利技术进行进一步详细的说明。本专利技术提供了一种，在该方法中，由于在形成高 应力氮化物层之前，先使用锗离子进行了预非晶化注入工艺，由于上述预非晶化注入工艺 将使得栅多晶硅层的非晶化更为显著，因而在经过后续的高温快速热退火工艺之后能够更 为有效地保留所沉积的高应力氮化物层的应力，在沟道中引起更大的形变，更高地提高了 电子迁移率，从而有效地提高了半导体元器件(特别是NMOQ的电学性能。图2为本专利技术中的流程图。图3A 3F为本专利技术 中的的示意图。结合图2、图3所示，本专利技术中所提供的提 高半导体元器件的性能的方法包括如下所述的步骤步骤201，在衬底上依次形成栅氧化层和多晶硅层；对所述栅氧化层和多晶硅层进行刻蚀，形成栅极。如图3A所示，在本步骤中，将首先在衬底1上沉积形成栅氧化层2，再在栅氧化层 2上沉积一多晶硅层。其中，栅氧化层2 —般由二氧化硅和少量的氮元素构成。然后，将对上述的多晶硅层和栅氧化层2进行曝光、刻蚀等工艺，从而形成栅极3。在本步骤中，可使用本领域中常用的沉积方法来进行上述的栅氧化层和多晶硅层 的沉积，并使用本领域中常用的曝光、刻蚀等工艺来形成所需的栅极3，具体的沉积栅氧化 层和多晶硅层的方法以及形成栅极的具体实现方式在此不再赘述。步骤202，在所述栅极的两侧形成第一侧墙；进行浅离子注入工艺，以形成浅掺杂 源漏(LDD, Lightly Doped Drain)区。如图:3B所示，在本步骤中，将首先在栅极3的两侧形成第一侧墙4。形成的该第一 侧墙4的目的在于为后续的快速热退火(RTA)工艺中的浅离子注入区横向扩散预留一定的 距离，从而确保栅极3下方的沟道具有一定的宽度，以避免后续的浅离子注入工艺所带来 的短沟道效应，导致沟道长度变小而出现击穿现象及漏电流增大的情况。其中，所述第一侧 墙4 一般由二氧化硅(SiO2)构成，而所述第一侧墙4的厚度一般为50 200埃(A )。然后，将以第一侧墙4及栅极3为掩膜，进行浅离子注入工艺，从而在衬底1上形 成浅掺杂源漏区5。另外，可使用本领域中常用的形成侧墙的方法形成所述第一侧墙4，并可使用本领 域中常用的离子注入方法来进行上述的浅离子注入工艺。因此，上述形成第一侧墙的方法 以及浅离子注入工艺的具体实现方式在此不再赘述。步骤203，在上述第一侧墙的外侧形成第二侧墙。如图3C所示，在本步骤中，将通过沉积、光刻、腐蚀等一系列工艺流程在第一侧墙 4的外侧形成第二侧墙6。其中，所述第二侧墙6的主要由二氧化硅(SiO2)/氮化硅(Si3N4) 介质薄膜组合而成；而所述第二侧墙6的厚度一般为250~600 A。另外，在本步骤中，可使用本领域中常用的侧墙形成方法来形成上述的第二侧墙 6，因此，具体的实现方式在此不再赘述。步骤 204，进行预非晶化注入(Pre-amorphization Implantation)工艺。如图3C所示，在本步骤中，将进行预非晶化注入工艺，以使得栅多晶硅层的非晶 化更为显著，因而在经过后续的高温快速热退火工艺之后能够更为有效地保留所沉积的高 应力氮化物层的应力，在沟道中引起更本文档来自技高网...

【技术保护点】
一种提高半导体元器件的性能的方法，其特征在于，该方法包括：在衬底上依次形成栅氧化层和多晶硅层；对所述栅氧化层和多晶硅层进行刻蚀，形成栅极；在所述栅极的两侧形成第一侧墙；进行浅离子注入工艺，以形成浅掺杂源漏区；在上述第一侧墙的外侧形成第二侧墙；进行预非晶化注入工艺；进行深源／漏区离子注入工艺；在所形成的栅、源和漏区上依次形成缓冲氧化层和高应力氮化物层；进行快速热退火工艺；去除上述的高应力氮化物层和缓冲氧化层。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘金华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31