提高非易失性存储器性能的方法技术

本发明专利技术公开了一种提高非易失性存储器性能的方法，包括非易失性存储器的电荷存储层以及电荷存储层上的字线栅极制作，其中制造字线栅极过程为：在所形成的多晶硅层上沉积非晶态碳层；在所述非晶态碳层上沉积抗反射层或氧化层后，旋涂底部抗反射层和光刻胶层；图案化光刻胶层，以光刻胶层为掩膜，依次刻蚀底部抗反射层、抗反射层或氧化层、非晶态碳层和多晶硅层后，形成字线栅极；去除残留的非晶态碳层。采用该方法形成的非易失性存储器中的ＷＬ栅极的边缘不粗糙，使得最终得到的非易失性存储器的阈值电压范围小，能够提高非易失性存储器的性能。

【技术实现步骤摘要】

本专利技术涉及半导体制造技术，特别涉及一种。
技术介绍
随着半导体制造技术的发展，非易失性存储器的应用越来越广泛。非易失性存储 器逐渐朝着体积越来越小及存储容量越来越大的方向发展。尽管目前电子擦除只读存储器 (EEPROM)是非易失性存储器的主流，但是由于其在垂直缩放比例的局限性导致无法在有限 的体积下提高存储容量。因此，出现了嵌入式非易失性存储器(SONOS)，由于SONOS的小体积、低运行电压、 存取数据简单及抗辐射性，使SONOS的应用变得越来越普及。在SONOS中，以氧化层-氮化 层-氧化层(ONO)三层结构作为介电质存储电荷，将ONO结构称为电荷存储层。电荷存储 层在SONOS中是比较核心的结构。参照图Ia至图Ie所示SONOS的剖面结构图，具体说明SONOS的制造方法步骤11、请参阅图la。在半导体衬底100上形成浅沟槽隔离区(STI) 101，各个 STIlOl将有源区隔离开来。STIlOl之外的半导体衬底区域为有源区。步骤12、请参阅图lb。在半导体衬底100及STIlOl的表面形成介质层-电荷捕 获层-介质层的三层堆叠结构102。较佳地，三层堆叠结构为氧化物-氮化物-氧化物(ONO)层。其中，存储电荷的氮 化物层由上下氧化物层密封，确保电荷不漏电。步骤13、请参阅图lc。在三层堆叠结构102的表面涂布光阻胶层(图中未显 示)，曝光显影所述光阻胶层，曝光显影后的光阻胶层的开口对准存储器单元阵列区域，即 STI101，然后经过回刻，使得三层堆叠结构102在刻蚀后(其实最下面一层氧化层的去除并 不严格要求，只要把电荷捕获层去除干净即可)，在位线(BL)方向形成多个由STI隔离的存 储单元。由于该制程工艺窗口很窄，在回刻过程中终点控制十分困难，往往会造成有源区之 上的电荷捕获层受到损伤。步骤14、请参阅图Id。去除三层堆叠结构102中的顶层氧化层，同时沉积一层新 的氧化层代替去除的顶层氧化层，然后在新沉积的氧化层的表面沉积第一多晶硅层103’。在本步骤中，由于在步骤13的刻蚀过程中，顶层氧化层可能会受到等离子体的轰 击以及其清洗等等工艺过程的侵蚀，导致该层质量的降低，无法达到好的密封电荷的效果， 所以将原三层堆叠结构102中的顶层氧化层去除，由新沉积的氧化层代替。当然，该步骤也可以不执行，而直接执行步骤15。步骤15、请参阅图le。在所述第一多晶硅层103’的表面沉积第二多晶硅层103”， 依次刻蚀第二多晶硅层103”和第一多晶硅层103’形成字线(WL)栅极，接着刻蚀三层堆叠 结构102至半导体衬底，构成电荷存储区。图Ie为沿字线方向的截面图。需要说明的是，非易失性存储器包括外围电路区和电荷存储区，本实施例中对外 围电路区的制作，就不再赘述。一般地，由于三层堆叠结构102和第一多晶硅层103’也会在外围电路区形成，所以在沉积第一多晶硅层103’之后，需要首先去除外围电路区的第一 层多晶硅层103’和其下三层堆叠结构102，然后在衬底上生长外围电路所需的栅介质，再 沉积第二层多晶硅层103”，其中，第二层多晶硅层103”作为外围电路器件的栅电极。在该过程中的步骤15中，形成WL栅极的过程为首先，在所形成的多晶硅层上沉积氮化硅层；在该步骤中，氮化硅层为硬掩膜层，在将多晶硅层刻蚀为WL栅极时使用，防止在 刻蚀WL栅极时损伤WL栅极，一般厚度为1500埃 300埃左右；其次，在氮化硅层依次旋涂底部抗反射层和光刻胶层；在该步骤中，底部抗反射层是为了使得在曝光过程中防止光反射而导致的WL栅 极图形变形；底部抗反射层一般为含碳的有机材料；再次，采用具有栅极图形的掩膜板对光刻胶层进行曝光，显影后，在光刻胶层形成 栅极图形；最后，以光刻胶层为掩膜，依次刻蚀底部抗反射层、氮化硅层和多晶硅层，形成WL 栅极后，去除残留的氮化硅层。去除氮化硅层时，采用湿洗方法进行，一般会损伤WL栅极。采用这个过程形成WL栅极时，所形成的WL栅极的边缘很粗糙，这会使最终得到的 非易失性存储器的阈值电压范围比较大，严重影响非易失性存储器的器件性能。
技术实现思路
有鉴于此，本专利技术提供一种，采用该方法形成的 非易失性存储器中的WL栅极的边缘不粗糙，使得最终得到的非易失性存储器的阈值电压 范围小，能够提高非易失性存储器的性能。为达到上述目的，本专利技术实施例的技术方案具体是这样实现的一种，包括非易失性存储器的电荷存储层以及电 荷存储层上的字线栅极制作，其中制造字线栅极过程为在所形成的多晶硅层上沉积非晶态碳层；在所述非晶态碳层上沉积抗反射层或氧化层后，旋涂底部抗反射层和光刻胶层；图案化光刻胶层，以光刻胶层为掩膜，依次刻蚀底部抗反射层、抗反射层或氧化 层、非晶态碳层和多晶硅层后，形成字线栅极；去除残留的非晶态碳层。所述非晶态碳层的沉积厚度为1500埃 3000埃；采用等离子体增强化学气相沉积PECVD方法形成，温度为380摄氏度 440摄氏 度、所述沉积的抗反射层为不含氮仅含碳的氧化硅。所述抗反射层的沉积厚度为600埃 800埃，采用PECVD方法形成，温度为380摄 氏度 440摄氏度。所述沉积的氧化层为氧化硅层。所述氧化层的沉积厚度为500埃 670埃，采用PECVD方法形成，温度为380摄氏度 440摄氏度。所述残留的非晶态碳层采用灰化方法去除。所述刻蚀气体为氟化碳，溴化氢和/或氯气。由上述方案可见，本专利技术在形成非易失性存储器中的WL栅极时，采用非晶态碳层 和抗反射层，或者非晶态碳层和氧化层作为硬掩膜层，对下层的多晶硅层进行刻蚀，得到WL 栅极。这样，所形成的WL栅极的边缘不粗糙，使得最终得到的非易失性存储器的阈值电压 范围小，提高了非易失性存储器的性能。附图说明图Ia至图Ie所示SONOS的剖面结构图；图2为本专利技术提供的实施例一流程图；图3为本专利技术提供的WL栅极制造的实施例一剖面图；图4为本专利技术提供的实施例二流程图；图5为本专利技术提供的WL栅极制造的实施例二剖面图。具体实施例方式为使本专利技术的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对 本专利技术作进一步详细说明。当采用现有技术制造非易失性存储器中的WL栅极后，采用扫描电子显微镜(SEM) 对WL栅极的特征尺寸(CD)进行测试，取样8个WL栅极上的7个点，得到其平均CD为12. 14 纳米(nm)，各个WL栅极⑶标准方差的三倍(3sigma)为4. 88，说明所制造的多个WL栅极 的CD范围比较大，均勻性较差，这就会使最终得到的非易失性存储器的阈值电压范围比较 大，严重影响非易失性存储器的器件性能。造成上述问题的原因是形成的每一个WL栅极边缘比较粗糙，造成每一个WL栅极 边缘比较粗糙的原因是采用氮化硅作为作为硬掩膜刻蚀下层的多晶硅层，形成WL栅极。由 于氮化硅层是比较硬的材料，刻蚀时采用氟化碳，溴化氢和/或氯气等刻蚀，刻蚀后得到的 氮化硅层的边缘比较粗糙，在后续刻蚀下层多晶硅层时，就会将边缘比较粗糙的特性传导 到下层多晶硅层上，最终导致得到的WL栅极的边缘就比较粗糙了。另外，在去除时采用湿 法酸洗去除，容易损伤所形成的WL栅极。因此，本专利技术采用非晶态碳层和抗反射层，或者非晶态碳层和氧化层作为硬掩膜 层，对下层的多晶硅层进行刻蚀，得到WL栅极，经过测试可以得知，所形成的本文档来自技高网...

【技术保护点】
一种提高非易失性存储器性能的方法，包括非易失性存储器的电荷存储层以及电荷存储层上的字线栅极制作，其中制造字线栅极过程为：在所形成的多晶硅层上沉积非晶态碳层；在所述非晶态碳层上沉积抗反射层或氧化层后，旋涂底部抗反射层和光刻胶层；图案化光刻胶层，以光刻胶层为掩膜，依次刻蚀底部抗反射层、抗反射层或氧化层、非晶态碳层和多晶硅层后，形成字线栅极；去除残留的非晶态碳层。

【技术特征摘要】

【专利技术属性】
技术研发人员：游宽结，张文广，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31