应力记忆作用半导体器件的制造方法技术

本发明专利技术涉及一种应力记忆作用半导体器件的制造方法，包括如下步骤：提供半导体基底，在所述半导体基底上形成晶体管；在所述晶体管的表面沉积应力传递层；在所述应力传递层的表面沉积应力层；对所述晶体管的有源区进行热退火；去除应力层；制作互连结构。与现有技术区别的是，所述沉积应力层在温度３５０～４５０℃，功率５０～１５０Ｗ条件下进行。该方法使得热退火之后的应力层的应力相比沉积后有大幅提升，可以提升至１．５ＧＰａ以上。应力层的应力大幅提升，可以使得晶体管的源、漏极上记忆更大压力，可增强载流子的迁移率，增大导通电流、提高器件响应速度。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，尤其涉及一种采用了应力记忆技术的半导体器 件的制造方法。
技术介绍
随着半导体工艺进入亚微米时代，MOS器件的驱动电流提升问题日趋得到重视，驱 动电流的提升将大大改善元件的延迟时间(time delay)、提高元件的响应速率。操控应力是改善MOS器件、尤其是场效应晶体管中载流子迁移率以及增大MOS器 件的跨导(或者减小串连电阻)，进而提高驱动电流的有效方式。当应力施加到半导体晶体管的沟道时，载流子的迁移率从它们在无应力半导体情 况下的原始值发生改变，因而晶体管的跨导和导通电流也从它们在无应力半导体情况下的 原始值发生改变。这是因为在沟道内施加的应力和对半导体结构产生的应力会影响带隙结 构(即，破坏带结构的简并度)并改变载流子的有效质量。对于匪OS晶体管来说，受到沿 着沟道方向(即空穴的移动方向或者将漏极连接到源极的方向)的拉伸应力，可以使得沟 道区域中的分子排列更加疏松，从而提高电子的迁移率；反之，对于PMOS晶体管来说，受到 沿着沟道方向的压缩应力，可以得沟道区域内的分子排布更加紧密，有助于提高空穴的迁 移率。现有技术中，对半导体晶体管施加压力的方法主要有两种，一种是“全局应力”，另 一种是“局部应力”。“全局应力”是从衬底产生的、施加到整个晶体管器件区域的应力，例如是由绝缘 体上硅锗结构、SiGe应力释放缓冲层或者SiC应力释放缓冲层之类的结构产生。“局部应 力”是仅从局部结构施加到邻近沟道的局部区域的应力，施加局部应力的方法包括“应力记 忆技术(Stress Memorization Technique，简称 SMT) ”。应力记忆技术的典型工艺方法是首先，将应力层沉积于将被施加拉应力的半导 体器件(例如，场效应晶体管)之上；其次，进行热退火，在热退火期间，应力层将其自身具 有的应力施加到下面的半导体器件，在热退火之后，施加在半导体器件上的应力被冻结，或 者被“记忆”，因此该技术称为应力记忆技术；然后，去除应力层，此时半导体器件仍然保持 记忆的应力。所述应力层的常用材料为氮化物薄膜，例如，氮化硅是一种优良的拉应力产生 薄膜，而耐熔金属氮化物是优良的压应力产生薄膜。在现有技术中，氮化硅应力层所能引发的拉应力一般在1. 2GPa以下，本领域工程 师试图从各个角度努力调整生产工艺，以提升氮化硅应力层所引发的拉应力，例如公开号 为CN1949464A的中国专利申请“氮化硅层的制造方法及半导体元件的制造方法”，通过采 用低于大气压的压力环境，对氮化硅层进行紫外光照射处理，可将氮化硅应力层所引发的 拉应力提升至1.6GPa。本专利技术从另外的角度，通过对生产工艺的调整，提升应力层所引发的 拉应力。
技术实现思路
本专利技术所要解决的技术问题是改善以提升 应力层所引发的拉应力。为实现上述目的，本专利技术所采用的技术方案是一种应力记忆作用半导体器件的 制造方法，包括如下步骤提供半导体基底，在所述半导体基底上形成晶体管；在所述晶体 管的表面沉积应力传递层；在所述应力传递层的表面沉积应力层；对所述晶体管的有源区 进行热退火；去除应力层；制作互连结构。与现有技术区别的是，所述沉积应力层在温度 350 450°C，功率50 150W的条件下进行。可选的，所述的应力传递层的材料为S^2或者是掺杂的Si02。可选的，所述应力层的材质为氮化硅。可选的，所述的晶体管包括NMOS晶体管以及PMOS晶体管，所述的应力层为拉伸应 力层，在所述应力传递层的表面沉积应力层之后，还包括选择性去除PMOS晶体管上的应力 层的步骤。可选的，所述沉积应力层为采用等离子增强化学气相沉积的方式。可选的，所述沉积应力层在反应腔压力4 IOTorr条件下进行。可选的，所述沉积应力层所采用的原料为=SiH4流量50 100sCCm，NH3流量400 700sccm, N2 流量 800 1500sccm。可选的，所述应力层的厚度为300 800A。可选的，所述应力层的应力值为500 800MPa。可选的，所述进行热退火的工艺参数为温度升至950°C 1200°C、退火时间Is 2 · 5 s ο可选的，进行热退火之后，所述应力层的应力值为大于1200MPa。可选的，沉积后的应力层的Si-H键和N-H键多于退火后的应力层；退火后的应力 层中Si-N键多于沉积后的应力层。本专利技术的优点在于采用低温及低功率沉积的应力层，应力层中的氢元素含量提 高，则应力层质地疏松、应力较小，退火之后，应力层中的氢键破裂，应力层中的晶格结构重 新排列整齐，使得应力层质地紧密、应力大幅提升，可以提升至1. 5GPa以上。应力层的应力 大幅提升，可以使得晶体管的源、漏极上记忆更大压力，可增强载流子的迁移率，增大导通 电流、提高器件响应速度。附图说明通过附图中所示的本专利技术的优选实施例的更具体说明，本专利技术的上述及其它目 的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按 实际尺寸等比例缩放绘制附图，重点在于示出本专利技术的主旨。图1为本专利技术流程图；图2至图8为图1所示方法的具体实施例示意图。具体实施例方式为了提高氮化硅应力层所能引发的压应力，本专利技术提出图1所示的，包括如下步骤Si，提供半导体基底，在所述半导体基底上形成场效应晶体管；S2，在所述场效应晶体管的表面形成应力传递层；S3，在所述应力传递层的表面沉积应力层；S4,对所述场效应晶体管的有源区进行热退火；S5，去除应力层；S6，制作互连结构。下面结合图2至图8所示的具体实施例对上述步骤进行详细说明。Si，提供半导体基底，在所述半导体基底上形成场效应晶体管。参见图2，提供半导体基底10，所述半导体基底10可以为多层基片(例如，具有覆 盖电介质和金属膜的硅衬底)、分级基片、绝缘体上硅基片(SOI)、外延硅基片、部分处理的 基片(包括集成电路及其他元件的一部分)、图案化或未被图案化的基片。可选的，所述半 导体基底10的全局应力可以忽略。在半导体基底10上形成场效应晶体管，本实施例仅以NMOS晶体管m和PMOS晶 体管Pl为例说明。所述的NMOS晶体管m与PMOS晶体管Pl均包括栅极110以及形成在 栅极110两侧半导体基底10内的源极111以及漏极112。所述NMOS晶体管m与PMOS晶 体管Pl之间通过浅沟槽11相隔离，所述浅沟槽11内填充有电介质。所述NMOS晶体管m 的栅极和PMOS晶体管Pl的栅极之间的间距不小于1000 A。对于NMOS晶体管，在其源/漏 区中掺入的离子可以为磷离子或砷离子。当注入离子是砷离子时，离子注入能量为^ieV至 5KeV，离子注入剂量为5X1014/cm2至2X1015/cm2 ；当注入离子是磷离子时，离子注入能量 为IKeV至3KeV，离子注入剂量为5X 1014/cm2至2X 1015/cm2。而对于PMOS晶体管，在其源 /漏区中掺入的离子可以为二氟化硼离子、硼离子或铟离子。当注入离子是硼离子时，离子 注入能量为0. ^feV至IeV,离子注入剂量为5 X IO1Vcm2至2X1015/cm2 ；当注入离子是二 氟化硼离子时，离子注入能量为IKeV至4KeV，离子注入剂量为5 X IO1Vcm2至2 X 1015/cm2oNMOS晶体管m本文档来自技高网...

【技术保护点】
一种应力记忆作用半导体器件的制造方法，包括如下步骤：提供半导体基底，在所述半导体基底上形成晶体管；在所述晶体管的表面沉积应力传递层；在所述应力传递层的表面沉积应力层；对所述晶体管的有源区进行热退火；去除应力层；制作互连结构，其特征在于：所述沉积应力层在温度３５０～４５０℃，功率５０～１５０Ｗ条件下进行。

【技术特征摘要】

【专利技术属性】
技术研发人员：王祯贞，徐建华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31