特征尺寸条和金属层标识的排布制造技术

本发明专利技术公开了一种特征尺寸条的排布，所述特征尺寸条具有不同间距的特征尺寸，用于控制特征尺寸精确度，所述特征尺寸条位于晶圆允收测试ＷＡＴ结构或可靠性ｒｅｌｉａｂｉｌｉｔｙ测试结构的空间内。本发明专利技术还公开了一种金属层标识的排布。采用本发明专利技术的特征尺寸条和金属层标识的排布结构，在提高生产效率的同时，还缩小特征尺寸条和金属层标识的占用切割道的空间。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，特别涉及一种特征尺寸条和金属层标识的排布。
技术介绍
目前，在集成电路制造中，为了将集成电路的图案顺利地转移到晶圆(wafer)上， 必须先将该电路图案设计成一光罩图案，然后再将光罩图案自光罩表面，通过曝光机台转 移到该wafer上。所述wafer包括，但不局限于，例如硅、硅锗(SiGe)、绝缘体硅(SOI)以及 其各种组合物等材料。随着超大规模集成电路(Very Large Scale Integrated circuits, VLSIC)的发展，导致了对减小图形尺寸和增加布局密度的需求的增长。通常每片wafer包括若干个曝光单元(shot)，整片wafer上每个shot中的图案是 相同的，即将wafer划分为若干个具有周期性结构的shot，一个shot内又包括一个或多个 晶粒(die)。图1为晶圆上一个shot的俯视图。该图中die的数量为3X4，dielOl间以切割 道102相隔，每个dielOl通过沉积、光刻、蚀刻、掺杂及热处理等工艺，在半导体衬底上形成 栅极，当然还会形成叠层、互连线以及焊垫等；切割道102用于沿此处分为一个个die，切割 道102内制作有特征尺寸条(⑶Bar) 103，而且本实施例中⑶Bar分为完全相同的5组位于 shot的中心区域和四周区域，每组⑶Bar的编号为图1中的(1) (5)所示。为了更好地介绍本专利技术，先对现有技术中的CD Bar进行说明。不但会对光罩上的 CD Bar进行测量，以控制光罩的制作能力，即形成在光罩上的特征尺寸精确度，而且当CD Bar转移到wafer上时，也会对wafer上的⑶Bar进行测量，用于控制wafer上的特征尺寸 精确度。现有技术中，如图1所示，⑶Bar是形成在切割道内，与die中的器件尺寸同时形 成，用于控制die内器件尺寸的精确度。这里器件尺寸包括有源区(Active Area)尺寸、 栅极尺寸、金属层尺寸等等。图2为一组⑶Bar的结构示意图，这里以栅极尺寸为例进行 说明。随着半导体工艺技术代的发展，wafer上栅极尺寸在按比例缩小，而且每一技术代 wafer上栅极尺寸是各不相同的，一般CD Bar上的栅极尺寸指的都是该技术代的最小栅极 尺寸，如果该技术代的最小栅极尺寸的精确度得到了很好的控制，则大于该最小栅极尺寸 的栅极都能够得到控制。图2中长方形的条纹的宽度代表栅极的尺寸，而对于条纹的长度 不做要求。实际在晶粒上栅极之间的间距也是不同的，有栅极分布密集的区域，也有栅极分 布稀疏的区域，那么这些栅极由光罩转移到wafer上时，受到曝光机台光的影响效果是不 同的，而且栅极分布密集的区域图形之间的相互作用，与栅极分布稀疏的区域图形之间的 相互作用也是不同的，这样转移到wafer上时，就会存在尺寸上的差异。为了模拟这种实际 晶粒上栅极的分布，将⑶Bar上的栅极从密线(dense)到单线(iso)进行布局。对于一组 CD Bar中同一间距的栅极图案，栅极条纹的数量并不限制，只要能够模拟出实际晶粒上栅 极的疏密状况即可。如图2所示，从左至右在栅极尺寸保持不变的情况下，栅极之间的间距(space)是 不断变疏的，依次为密线(dense)区域，即栅极之间的间距是栅极尺寸的1. 4倍；栅极之 间的间距是栅极尺寸的2. 8倍；栅极之间的间距是栅极尺寸的7. 3倍；以及完全稀疏的单 线(iso)栅极。这里完全稀疏的单线区域，就是可以近似认为在分辨率所能达到的范围内， 只存在一个栅极。实际上在1. 4和2. 8之间，2. 8和7. 3之间，以及2. 8和单线之间，还制作 有很多间距不同的栅极图案，为了说明清楚起见，图2只简单示意出几个间距的栅极图案， 所制作的不同间距的栅极图案越多，得到的栅极尺寸的数据也就越多，这样就能够更好地 对栅极尺寸的精确度进行控制。现有技术中CD Bar与晶圆允收测试(WAT，Wafer Acceptance Test)结构和可靠 性(reliability)测试结构并行排列，而且不与WAT测试结构和可靠性测试结构同时形成。 WAT测试结构和可靠性测试结构均勻分布在shot内，一般WAT测试结构和可靠性测试结构 总共有30 40组。WAT测试结构用于电学测试，通过电参数来监控各步工艺是否正常和稳 定。可靠性测试结构主要用于测试互连线可靠性(电迁移)、氧化膜可靠性、热载流子效应 及等离子损伤(天线效应)等。WAT测试结构和可靠性测试结构基本相同，只是测试衬垫 (Pad)之间连接的电感、电容以及电阻，根据具体应用的不同而不同。图3为WAT测试结构 的俯视示意图。如图3所示，WAT测试结构呈长条状，其上布有并行排列的测试衬垫101，电 感、电容等器件形成在具有预定间隔的测试衬垫101之间，且WAT测试结构的一端设有该测 试结构的编号，为标识性数字102。从上述可以看出，现有技术的⑶Bar只是在切割道的几个位置上分布，不能很好 地控制特征尺寸的精确度，如果分布多的话，就会占用切割道的空间，影响WAT测试结构和 可靠性测试结构的排布。而且CD Bar与测试结构并不同时形成，耗费大量的生产时间，降 低了生产效率。另一方面，现有技术中具体金属层的标识(layer identification structure)也 是在切割道内一个单独的空间形成，具体金属层的标识用于失效性分析，通过查看金属层 的标识确定所剥离的是哪一层金属层。现有技术中具体金属层的标识与CD Bar存在相同 的问题，既占用切割道空间，而且耗费大量的生产时间。
技术实现思路
有鉴于此，本专利技术解决的技术问题是在提高生产效率的同时，还缩小⑶Bar和 金属层标识的占用切割道的空间。为解决上述技术问题，本专利技术的技术方案具体是这样实现的本专利技术公开了 一种特征尺寸条的排布，所述特征尺寸条具有不同间距的特征 尺寸，用于控制特征尺寸精确度，所述特征尺寸条位于晶圆允收测试WAT结构或可靠性 reliability测试结构的空间内。所述特征尺寸条包括前段工序中的特征尺寸条和后段工序中的特征尺寸条，所述 前段工序中的特征尺寸条包括有源区的特征尺寸条、离子注入区的特征尺寸条、栅极的特 征尺寸条以及接触层的特征尺寸条；所述后段工序中的特征尺寸条包括金属层的特征尺寸 条和通孔的特征尺寸条。所述前段工序中的特征尺寸条位于WAT结构或可靠性测试结构的测试衬垫下面的衬底上，所述前段工序中的特征尺寸条通过绝缘介质层与测试衬垫绝缘。所述在WAT结构或可靠性测试结构的测试衬垫下面的衬底上制作的特征尺寸条， 为有源区的特征尺寸条、离子注入区的特征尺寸条、栅极的特征尺寸条以及接触层的特征 尺寸条中的任意一种，或者几种的依次叠加排布。所述前段工序中的特征尺寸条位于WAT结构或可靠性测试结构的末端空白衬底 上，所述末端空白衬底为测试结构的具有测试结构编号标识的另一端。所述在WAT结构或可靠性测试结构的末端空白衬底上制作的特征尺寸条，为有源 区的特征尺寸条、离子注入区的特征尺寸条、栅极的特征尺寸条以及接触层的特征尺寸条 中的任意一种，或者几种的依次叠加排布。所述后段工序中的特征尺寸条位于WAT结构或可靠性测试结构的末端空白衬底 上，所述末端空白衬底为测试结构的具有测试结构编号标识的另本文档来自技高网...

【技术保护点】
一种特征尺寸条的排布，所述特征尺寸条具有不同间距的特征尺寸，用于控制特征尺寸精确度，其特征在于，所述特征尺寸条位于晶圆允收测试ＷＡＴ结构或可靠性ｒｅｌｉａｂｉｌｉｔｙ测试结构的空间内。

【技术特征摘要】

【专利技术属性】
技术研发人员：宁先捷，楠暖，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]