提高刻蚀硬掩膜氧化层和氮化硅层刻蚀选择比的方法技术

本发明专利技术公开了一种提高刻蚀硬掩膜氧化层和氮化硅层刻蚀选择比的方法，刻蚀硬掩膜氧化层在刻蚀反应腔内进行，刻蚀硬掩膜氧化层时向刻蚀反应腔内通入含氟类刻蚀气体和氧气的比例为０．２５～２，刻蚀反应腔内的源功率为０～１００瓦。采用该方法能够大大提高硬掩膜氧化层和氮化硅层的刻蚀选择比。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，特别涉及一种提高刻蚀硬掩膜氧化层和氮化硅 层刻蚀选择比的方法。
技术介绍
目前，在制造半导体器件时，可使用氮化硅在晶体管沟道中引发应力， 从而调节沟道中载流子迁移率。互补型金属氧化物半导体(Complementary Metal-Oxide-Semiconductor, CMOS)结构包括NMOS结构和PMOS结构，对于CMOS结构来说， 需要在NMOS结构上沉积具有张应力(tensile stress)的氮化硅层，在PMOS结构上沉积具 有压应力(compressive stress)的氮化硅层，以确保NMOS结构和PMOS结构的沟道中载流 子具有相同的迁移率。现有技术中CMOS结构的制作方法，结合其具体剖面结构示意图，图Ia至图Ie进 行说明。请参阅图la，提供一半导体衬底100，在该半导体衬底100上形成半导体器件的有 源区和隔离区。通过在半导体衬底100中注入杂质离子形成阱结构11，来定义有源区；在 阱结构11之间制作浅沟槽隔离区(STI) 12。其中，N阱结构用以制作PMOS结构，注入杂质 离子为磷或砷；P阱结构用以制作NMOS结构，注入杂质离子为硼或铟。在半导体衬底100上依次生长栅氧化层101和沉积多晶硅层102，然后对多晶硅层 102进行刻蚀，形成多晶硅栅极。其中位于ST112上的多晶硅栅极直接与STI12接触。接下来在栅极两侧形成侧壁层103，具体为可以通过化学气相沉积(CVD)方法在 栅极表面及栅氧化层表面淀积一层氧化硅，然后刻蚀形成侧壁层103，厚度约为几十纳米。以栅极和侧壁层103为屏蔽，进行有源区注入步骤，以形成源极和漏极104。其中， 由于PMOS结构用空穴作为多数载流子，所以PMOS结构的源极和漏极为P型，注入的离子为 硼或铟；而NMOS结构用电子作为多数载流子，所以NMOS结构的源极和漏极为N型，注入的 离子为磷或砷。实施硅化物工艺(silicide process)，就是沉积镍(Ni)、钛(Ti)或者钴(Co)等 任一种金属，由于这些金属可以与硅反应，但是不会与硅氧化物如二氧化硅(SiO2)、硅氮化 物如氮化硅(Si3N4)或者是硅氮氧化物(SiON)等反应，所以该工艺只会在露出的多晶硅栅 极表面或者半导体衬底100表面，硅与沉积的金属反应形成硅化物层105。请参阅图lb，在上述结构的表面沉积具有tensile stress的氮化硅层106，接 着在具有tensile stress的氮化硅层106的表面沉积硬掩膜氧化层(Hard Mask Oxide, HMO) 107，然后在HM0107的表面涂布光阻胶层108，并曝光显影图案化该光阻胶层108，使得 图案化的光阻胶层108的开口显露出图左侧的PMOS结构，同时覆盖右侧的NMOS结构。即图 案化的光阻胶层108的开口显露出图左侧的硬掩膜氧化层，但覆盖右侧的硬掩膜氧化层。请参阅图lc，以图案化的光阻胶层108为掩膜，对显露出的HM0107进行刻蚀。由 于HM0107与具有tensile stress的氮化硅层106在刻蚀时具有很高的选择比，所以刻蚀3在具有tensile stress的氮化硅层106终止。接着采用光阻胶灰化(ashing)的方法，将 光阻胶干法刻蚀去除。这时，右侧的HM0107由于之前被图案化的光阻胶层108覆盖，所以 仍然保留，以右侧的HM0107为硬掩膜，对左侧的具有tensile stress的氮化硅层106进行 去除。其中，硬掩膜氧化层的材料为氧化硅层，采用化学气相沉积的方法形成，例如采用 正硅酸乙酯-臭氧方法进行等离子增强方式(Plasma Enhanced TEOS, PETE0S)的沉积， 或者等离子增强型化学气相沉积(PECVD)，或者深高宽比的亚大气压制程化学气相沉积 (HARP-CVD)等。HM0107的主要作用在于作为刻蚀具有tensile stress的氮化硅层106的 硬掩膜，否则如果将HM0107和具有tensile stress的氮化硅层106都刻蚀完成之后，再去 除光阻胶层108，这时下层的硅化物层105在氮化硅层106剥离之后就显露出来，而灰化去 除光阻胶层108的时候是需要氧气进行去除的，氧气与硅化物层105 —旦接触，就会将硅化 物层105氧化，这是制程中所不允许的。所以在将HM0107去除之后，需要先将光阻胶层108 去除，再去除具有tensile stress的氮化硅层106。请参阅图ld，在右侧HM0107的表面以及左侧结构的表面沉积具有compressive stress的氮化硅层109，接着在所述具有compressive stress的氮化硅层109表面涂布第 二光阻胶层110，并曝光显影图案化该第二光阻胶层110，使得图案化的第二光阻胶层110 的开口显露出图右侧的具有compressive stress的氮化硅层109，同时覆盖左侧的具有 compressive stress 的氮化娃层 109。请参阅图le，以图案化的第二光阻胶层110为掩膜，对显露出的右侧具有 compressive stress的氮化硅层109进行刻蚀，以下层的HMO 107作为蚀刻的停止层。然 后去除第二光阻胶层110。至此，左侧为PMOS的结构，右侧为匪OS的结构已经形成。需要注意的是，对于飞速发展的亚微米级的半导体器件，栅极与栅极之间的间距 是很窄的，大都小于10纳米，该处的高宽比(aspect ratio)大约为7 1，即如图Ib所示 的栅极与栅极之间的位置高宽比为7 1，所以在前面步骤在栅极与栅极之间的区域沉积 HM0107时，HM0107往往在栅极与栅极之间的区域堆积的比其他位置上的HM0107要厚很多， 并不像示意图中显示的那么理想。所以在如图Ic所示的图中，以图案化的光阻胶层108为 掩膜，对显露出的HM0107进行刻蚀时，首先要确保HM0107与其下的具有tensile stress 的氮化硅层106具有极高的刻蚀选择比，不仅将其他位置上的硬掩膜氧化层去除，而且将 栅极与栅极之间的区域上较厚的硬掩膜氧化层全部去除，否则，如果栅极与栅极之间的区 域还残留有硬掩膜氧化层，则该硬掩膜氧化层下面的具有tensile stress的氮化硅层106 无法在后续制程中去除，严重影响制程的进行。而且，如果不能确保HM0107与其下的具有tensile stress的氮化硅层106具有 极高的刻蚀选择比，以图案化的光阻胶层108为掩膜，对显露出的HM0107进行刻蚀时，位于 多晶硅栅极尖角位置上的硬掩膜氧化层刻蚀比其他位置的要快，尖角位置如图Ib中的虚 线圈所示，为保证将栅极与栅极之间区域上较厚的HM0107全部去除时，很容易刻蚀其下的 具有tensile stress的氮化硅层106，严重时就会刻蚀到多晶硅栅极，使得半导体器件受 到损伤。
技术实现思路
有鉴于此，本专利技术解决的技术问题是提高硬掩膜氧化层和氮化硅层的刻蚀选择 比。为解决上述技术问题，本专利技术的技术方案具体是这样实现的本专利技术公开了一种，刻蚀硬 掩膜氧化层在刻蚀反应腔内进行，刻蚀硬掩膜氧化层时向刻蚀反应腔内通入含氟类刻蚀气 体和氧气的比例为0. 25 2，刻蚀反应腔内的源功本文档来自技高网...

【技术保护点】
一种提高刻蚀硬掩膜氧化层和氮化硅层刻蚀选择比的方法，刻蚀硬掩膜氧化层在刻蚀反应腔内进行，其特征在于，刻蚀硬掩膜氧化层时向刻蚀反应腔内通入含氟类刻蚀气体和氧气的比例为０．２５～２，刻蚀反应腔内的源功率为０～１００瓦。

【技术特征摘要】

【专利技术属性】
技术研发人员：王新鹏，黄敬勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31