高压ＥＳＤ保护电路制造技术

一种高压ＥＳＤ保护电路，包括电源端口、ＮＭＯＳ放电管、ＥＳＤ检测电阻和下拉电阻，ＮＭＯＳ放电管的漏极连接电源端口、ＥＳＤ检测电阻，其特征在于：ＮＭＯＳ放电管的漏极和栅极分别连接一个ＮＭＯＳ上拉管的漏极和源极，ＮＭＯＳ上拉管的栅极连接所述下拉电阻后接地。与传统的ＥＳＤ保护电路相比，本实用新型专利技术引入ＮＭＯＳ管作为上拉管替代检测电容Ｃａ，利用ＮＭＯＳ上拉管本身的寄生电容Ｃｇｄ和Ｃｇｓ导通ＮＭＯＳ放电管，实现ＥＳＤ保护的目的。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

高压ESD保护电路 本技术涉及集成电路设计，具体地说，与集成电路中采用触发式放电的高压ESD保护电路有关。 集成电路的静电释放(简称ESD)保护电路有很多种类，其中一类是ESD触发式放电保护电路，即一个ESD检测电路检测到ESD冲击时，该电路释放出一个信号来打开放电管，放电管释放ESD电流。 附图说明图1是一种常用的ESD保护电路，图中NM0S1为放电管，R1为下拉电阻，R2为ESD检测电阻，Cgd(NMOSl的栅漏极间)和Cgs(NMOSl的栅源极间)为寄生电容，Ca为ESD检测电容，在低压工艺中，此电容可省去。 当ESD电流通过I/O电源端口冲击集成电路时，节点1 (即NM0S1的漏极连线)的电压会迅速升高，节点2(即NM0S1的栅极连线)的电压将由Cgd与Cgs的比值和Rl电阻值决定。在低压工艺中，Cgd值和Cgs值相差不大，节点2的电压达到一个较高电压把NM0S1打开，电流通过NM0S1流到地，下拉电阻Rl把节点2的电压逐渐拉下来，于是NM0S1关闭；而在高压工艺中，NM0S1采用高压放电管，Cgd值比Cgs值小很多，当ESD电流冲击时，节点2的电压难以达到较高的电压值，导致NM0S1导通不充分，不能把ESD电流充分放掉，需要添加检测电容Ca来提高节点2电压，从而加强NM0S1的导通能力。 图2为另一种常用的ESD保护电路，NM0S1为ESD放电管，R1为下拉电阻，Ca是个ESD检测电容，R2为ESD检测电阻，INV1和INV2为反相器。当ESD电流通过I/O电源端口冲击集成电路时，节点l(即NM0S1的漏极连线)的电压会迅速升高，根据电容不可突变原理，节点2(即INV1反相器输入连线)的电压迅速升高，通过INV1和INV2反向，节点3(即INV2反相器输出连线)的电压也迅速升高，这样NM0S1被打开，电流通过NM0S1流到地。下拉电阻Rl把节点2的电压逐渐拉下来，当节点2的电压低于一定电压时，反相器INV1和INV2的电压反转，NM0S1关闭。 在这两种电路中，检测电容Ca的容值和击穿电压应达到一定的值，如果击穿电压太低，在集成电路正常工作或者ESD轰击时，电容可能会被击穿；如果容值太小，NM0S1就不会打开。但是要满足高压工艺而制备高击穿电压、高电容密度的电容比较困难，因此在输入电压较高(电压超过7V)的情况下，这两种ESD保护电路都不能使用。 本技术对现有ESD保护电路进行改进，提出一种高压ESD保护电路，能克服现在ESD保护电路存在的不足，应用于高压工艺中。 本技术的技术方案是一种高压ESD保护电路，包括电源端口、 NMOS放电管、ESD检测电阻和下拉电阻，NMOS放电管的漏极连接电源端口 、ESD检测电阻，其特征在于一个NMOS上拉管的漏极和源极分别连接NMOS放电管的漏极和栅极，所述NMOS上拉管的栅极连接所述下拉电阻后接地。 与已有的ESD保护电路相比，本技术引入NMOS管作为上拉管替代检测电容Ca，利用NMOS上拉管本身的寄生电容Cgd和Cgs导通NMOS放电管，实现ESD保护的目的。 图1已有的ESD保护电路结构。 图2另一种已有的ESD保护电路结构。 图3本技术实施例一的电路结构。 图4本技术实施例二的电路结构。 下面结合本技术的实施例及其附图作进一步说明。 参阅图3、图4所示的两种高压ESD保护电路，包括电源端口 3、NM0S放电管1、ESD检测电阻R3和下拉电阻Rl， NMOS放电管1的漏极连接电源端口 3、 ESD检测电阻R3，一个NMOS上拉管2的漏极和源极分别连接NMOS放电管1的漏极和栅极，NMOS上拉管2的栅极连接所述下拉电阻Rl后接地。 电源端口 3、NM0S放电管1的漏极、ESD检测电阻R3、NM0S上拉管2的漏极的连线构成第一节点10， NMOS上拉管2的栅极至其连接的下拉电阻Rl的连线构成第二节点20，NMOS上拉管2的源极和NMOS放电管1的栅极的连线构成第三节点30。 NMOS放电管1的栅极连接一个电压钳制电路4后接地，电压钳制电路4的作用是限制第三节点30的电压，使之工作在安全范围内。NM0S放电管1的栅极还连接一个下拉电路5后接地。下拉电路5可以采用电压反相电路，如图3所示实施例一 ；也可以采用下拉电阻R2，如图4所示实施例二。本技术的电压钳制电路4、下拉电路5为本领域普通技术人员都能掌握的电路，不再赘述。 当ESD电流通过I/0电源端口 3冲击集成电路内部时，第一节点10电压迅速升高，由于上拉管2存在寄生电容Cgd和Cgs，第二节点20电压也跟着上升到某一电压值使上拉管2导通，于是第三节点30电压上升，第二节点20电压会随着第三节点30的电压上升而上升，第二节点20和第三节点30电压差将维持在某一电压值上。上拉管2的导通使第三节点30的电压迅速达到一个较高的电压值，从而使放电管1充分导通，完成ESD放电过程，第一节点10的电压会逐步下降，最终释放完毕。接着下拉电阻R1会把第二节点20的电压逐渐拉到地，上拉管2被关断；下拉电路5把第三节点30的电压逐渐拉到地，放电管1被关断。因为本技术中第二节点20和第三节点30的压差很小，能够利用上拉管2的寄生电容cgs打开上拉管2，进而打开放电管l，不需要额外的电容。权利要求一种高压ESD保护电路，包括电源端口、NMOS放电管、ESD检测电阻和下拉电阻，NMOS放电管的漏极连接电源端口、ESD检测电阻，其特征在于一个NMOS上拉管的漏极和源极分别连接所述NMOS放电管的漏极和栅极，所述NMOS上拉管的栅极连接所述下拉电阻后接地。2. 根据权利要求1所述高压ESD保护电路，其特征在于NMOS放电管的栅极连接一个电压钳制电路后接地。3. 根据权利要求1或2所述高压ESD保护电路，其特征在于NMOS放电管的栅极连接一个下拉电路后接地。4. 根据权利要求3所述高压ESD保护电路，其特征在于所述下拉电路为电压反相电路。5. 根据权利要求3所述高压ESD保护电路，其特征在于所述下拉电路为下拉电阻。专利摘要一种高压ESD保护电路，包括电源端口、NMOS放电管、ESD检测电阻和下拉电阻，NMOS放电管的漏极连接电源端口、ESD检测电阻，其特征在于NMOS放电管的漏极和栅极分别连接一个NMOS上拉管的漏极和源极，NMOS上拉管的栅极连接所述下拉电阻后接地。与传统的ESD保护电路相比，本技术引入NMOS管作为上拉管替代检测电容Ca，利用NMOS上拉管本身的寄生电容Cgd和Cgs导通NMOS放电管，实现ESD保护的目的。文档编号H02H9/00GK201466697SQ20092007488公开日2010年5月12日 申请日期2009年7月17日 优先权日2009年7月17日专利技术者李茂登, 肖国庆 申请人:上海沙丘微电子有限公司本文档来自技高网...

【技术保护点】
一种高压ＥＳＤ保护电路，包括电源端口、ＮＭＯＳ放电管、ＥＳＤ检测电阻和下拉电阻，ＮＭＯＳ放电管的漏极连接电源端口、ＥＳＤ检测电阻，其特征在于：一个ＮＭＯＳ上拉管的漏极和源极分别连接所述ＮＭＯＳ放电管的漏极和栅极，所述ＮＭＯＳ上拉管的栅极连接所述下拉电阻后接地。

【技术特征摘要】

【专利技术属性】
技术研发人员：肖国庆，李茂登，
申请(专利权)人：上海沙丘微电子有限公司，
类型：实用新型
国别省市：31[中国|上海]