半导体器件的制造方法技术

本发明专利技术的半导体器件的制造方法包括下列步骤：于平面状半导体层上形成柱状的第１导电型半导体层；于平面状半导体层形成第２导电型半导体层；于第１导电型半导体层周围形成栅极绝缘膜及由金属和非晶硅或多晶硅的积层构造所构成的栅极电极；于栅极上部和第１导电型半导体层上部侧壁将第２和第１绝缘膜形成侧墙状；于栅极侧壁将第２和第１绝缘膜形成侧墙状；于第１导电型半导体层上部形成第２导电型半导体层；于平面状半导体层的第２导电型半导体层、第１导电型半导体层上部的第２导电型半导体层及栅极形成金属与半导体的化合物；于平面状半导体层的第２导电型半导体层上及第１导电型半导体层上部的第２导电型半导体层上形成接触部。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种半导体器件及其制造方法。
技术介绍
半导体集成电路，尤其是使用MOS晶体管的集成电路，已迈入高集成化。随着高集 成化，使用于其中的MOS晶体管已微细化达纳米领域。但随MOS晶体管的微细化的进展，产 生了难以抑制漏电流(leak current)，且为了确保必须的电流量的需求而使得电路的占有 面积无法缩小的问题。为了解决如上所述的问题，使源极、栅极、漏极配置于垂直于衬底的 方向，且使栅极环绕柱状半导体层的构造的Surrounding Gate Transistor(环绕栅极晶体 管，SGT)已有提出(例如，专利文献1、专利文献2、专利文献3)。由于SGT是以环绕柱状半导体的侧面的方式设置沟道区域，故可于较小的占有面 积内实现较大的栅极宽度。即，要求于较小的占有面积流动较大的导通电流。而为了流动较 大的导通电流，若源极、漏极、栅极的电阻高，则于源极、漏极、栅极会变得难以施加所期望 的电压。因此，变得需要包括用以使源极、漏极、栅极低电阻化的设计的SGT制造方法。此 外，由于流动有较大的导通电流，故接触部也需要低电阻化。于以往的MOS晶体管中，栅极是通过将栅极材沉积，以光刻法将栅极图案转印于 衬底上的光刻胶且将栅极材蚀刻而形成。即，于以往的MOS晶体管中，栅极长度是通过栅极 图案来设计。SGT由于柱状半导体的侧面为沟道区域，故对于衬底垂直地流过电流。S卩，于SGT 中，栅极长度并不由栅极图案来设计，而是依制造方法来设计，因此会因制造方法而决定栅 极长度和栅极长度的不均。于SGT中，为了抑制随着微细化而产生的漏电流的增大，而要求将柱状半导体的 直径缩小。此外，可通过进行源极、漏极的最适化而抑制短沟道效应且抑制漏电流的制造方 法及有其需要。SGT是与以往的MOS晶体管相同地有降低制造成本的需要。因此，要求减少制造步 骤数。通过栅极电极采用金属而不采用多晶硅，故可抑制空乏化，且使栅极电极低电阻 化。但是，已形成金属栅极的后续步骤却成为需要将因金属栅极而造成的金属污染不断纳 入考虑的制造步骤。(专利文献1)日本国特开平2-71556号公报(专利文献2)日本国特开平2-188966号公报(专利文献3)日本国特开平3-145761号公报。
技术实现思路
(专利技术所欲解决的问题)因此，本专利技术的目的即为提供一种SGT的制造方法，其包括于栅极电极使用金属，并已考虑金属污染的制造步骤；且可得到具有使源极、漏极、栅极低电阻化的所需构造、所 期望的栅极长度、源极、漏极形状与柱状半导体的直径的SGT制造方法。(解决问题的手段)本专利技术的一实施方式，是一种，具有在形成于衬底上的氧化膜上，形成有平面状半导体层，且于平面状半导体层上形 成柱状第1导电型半导体层的步骤；于柱状第1导电型半导体层下部的平面状半导体层形成第2导电型半导体层的步 骤；于柱状第1导电型半导体层的周围形成栅极绝缘膜及由金属和非晶硅或多晶硅 的积层构造所构成的栅极电极的步骤；于栅极的上部且柱状第1导电型半导体层的上部侧壁，将绝缘膜形成侧墙状的步 骤；于栅极的侧壁将绝缘膜形成侧墙状的步骤；于柱状第1导电型半导体层的上部形成第2导电型半导体层的步骤；在柱状第1导电型半导体层下部的平面状半导体层所形成的第2导电型半导体层 形成金属与半导体的化合物的步骤；在柱状第1导电型半导体层上部形成的第2导电型半导体层形成金属与半导体的 化合物的步骤；于栅极形成金属与半导体的化合物的步骤；在柱状第1导电型半导体层下部的平面状半导体层形成的第2导电型半导体层上 形成接触部的步骤；及在柱状第1导电型半导体层的上部形成的第2导电型半导体层上形成接触部的步马聚ο此外，于本专利技术的优选实施方式中，从柱状第1导电型半导体层的中心至平面状 半导体层的边缘的长度，比从柱状第1导电型半导体层的中心至侧壁为止的长度、栅极绝 缘膜的厚度、栅极电极的厚度、与在栅极的侧壁形成为侧墙状的绝缘膜的厚度的和更大。此外，于本专利技术的优选实施方式中，由金属和非晶硅或多晶硅的积层构造构成的 栅极电极的厚度、与栅极绝缘膜的厚度的和，比在栅极的上部且为柱状第1导电型半导体 层的上部侧壁形成为侧墙状的绝缘膜的厚度更大。此外，于本专利技术的优选实施方式中，栅极绝缘膜及栅极电极的金属的膜厚，比在栅 极的上部且为柱状第1导电型半导体层的上部侧壁形成为侧墙状的绝缘膜的厚度更小。此外，于本专利技术的优选实施方式中，平面状半导体层为平面状硅层，第1导电型半 导体层为第ι导电型硅层，第2导电型半导体层为第2导电型硅层。此外，于本专利技术的优选实施方式中，平面状半导体层为平面状硅层，第1导电型半 导体层为P型硅层或无掺杂的硅层，第2导电型半导体层为η型硅层。此外，于本专利技术的优选实施方式中，平面状半导体层为平面状硅层，第1导电型半 导体层为η型硅层或无掺杂的硅层，第2导电型半导体层为ρ型硅层。此外，本专利技术的优选实施方式包括于形成在衬底上的氧化膜上，使形成柱状第1导电型硅层与平面状硅层的硅层形成，在形成柱状第1导电型硅层与平面状硅层的硅层上予以成膜垫氧化膜的步骤；通过垫氧化膜，于形成柱状第1导电型硅层和平面状硅层的硅层进行阈值调整用 的杂质注入，为了杂质的活化及扩散而进行退火，将形成有柱状第1导电型硅层和平面状 硅层的硅层的杂质分布均一化的步骤；及将于形成柱状第1导电型硅层时作为掩模使用的氮化硅膜予以成膜的步骤。此外，本专利技术的优选实施方式包括于形成在衬底上的氧化膜上，使形成柱状第1导电型硅层与平面状硅层的硅层形 成，在形成柱状第1导电型硅层与平面状硅层的硅层上予以成膜垫氧化膜的步骤；将于形成柱状第1导电型硅层时作为掩模使用的氮化硅膜予以成膜的步骤；于氮化硅膜上形成氧化硅膜的步骤；涂布光刻胶，利用光刻法而通过光刻胶形成将柱状第1导电型硅层反转后的图 案，且于柱状第1导电型硅层的形成位置形成将氧化硅膜予以贯通的通孔的步骤；将非晶硅或多晶硅以埋入形成于氧化硅膜的通孔的方式予以成膜的步骤；通过化学机械研磨而将氧化硅膜的非晶硅或多晶硅研磨而去除的步骤；通过以蚀刻将氧化硅膜去除而形成作为第2硬掩模的非晶硅或多晶硅掩模的步 骤；将非晶硅或多晶硅掩模牺牲氧化，而将非晶硅或多晶硅掩模的尺寸予以缩小的步 骤·’及将非晶硅或多晶硅掩模表面的氧化硅膜藉蚀刻予以去除的步骤。此外，本专利技术的优选实施方式包括于形成在衬底上的氧化膜上，使形成柱状第1导电型硅层与平面状硅层的硅层形 成，在形成柱状第1导电型硅层与平面状硅层的硅层上予以成膜垫氧化膜的步骤；将于形成柱状第1导电型硅层时作为掩模使用的氮化硅膜予以成膜的步骤；于氮化硅膜上形成氧化硅膜的步骤；涂布光刻胶，利用光刻法而通过光刻胶形成将柱状第1导电型硅层反转后的图 案，且于柱状第1导电型硅层的形成位置形成将氧化硅膜予以贯通的通孔的步骤；及沉积氧化膜，且进行回蚀，借此使贯通所述氧化硅膜的通孔的径缩小的步骤。此外，本专利技术的优选实施方式包括将为第2硬掩模的非晶硅或多晶硅掩模作为掩模，而以干蚀刻将氮化硅膜及垫氧 化膜蚀刻，而形成为第1硬掩模的氮化硅膜掩模的步骤；及将第1硬掩模及第2硬掩模作为掩模，而将柱状第1导电型硅层通过干蚀刻予以 形成的步骤；而且作为第2硬掩模的非晶硅或多晶硅掩模全部被蚀刻，于干蚀刻器件中可检测 的等离子体发射强度会本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，其特征在于，具有：在形成于衬底上的氧化膜上，形成有平面状半导体层，且于所述平面状半导体层上形成柱状第１导电型半导体层的步骤；于柱状第１导电型半导体层下部的平面状半导体层形成第２导电型半导体层的步骤；于柱状第１导电型半导体层的周围形成栅极绝缘膜及由金属和非晶硅或多晶硅的积层构造所构成的栅极电极的步骤；于栅极的上部且柱状第１导电型半导体层的上部侧壁，将绝缘膜形成侧墙状的步骤；于栅极的侧壁将绝缘膜形成侧墙状的步骤；于柱状第１导电型半导体层的上部形成第２导电型半导体层的步骤；在柱状第１导电型半导体层下部的平面状半导体层所形成的第２导电型半导体层形成金属与半导体的化合物的步骤；在柱状第１导电型半导体层上部形成的第２导电型半导体层形成金属与半导体的化合物的步骤；于栅极形成金属与半导体的化合物的步骤；在柱状第１导电型半导体层下部的平面状半导体层形成的第２导电型半导体层上形成接触部的步骤；及在柱状第１导电型半导体层的上部形成的第２导电型半导体层上形成接触部的步骤。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：舛冈富士雄，中村广记，工藤智彦，新井绅太郎，
申请(专利权)人：日本优尼山帝斯电子株式会社，
类型：发明
国别省市：JP[日本]