本发明专利技术提供一种能提高耐压性、简化制造工序的半导体装置。本发明专利技术的半导体装置具备：层叠在含有ＳｉＣ的ｎ＋型基板（１１），含有ＳｉＣ的ｎ型外延层（１）；在外延层（１）的表面层相互隔离地配置的ｎ＋型源极区域（５）；被源极区域（５）夹持的ｐ型阱接触区域（２）；与源极区域（５）及ｐ型阱接触区域（２）的基板（１１）侧表面相接地配置的ｐ型阱区域（３）；配置为夹持源极区域（５）及ｐ型阱区域（３）的ｐ型阱扩展区域（４）。在从外延层（１）的表面向基板（１１）的深度方向，ｐ型阱区域（３）的杂质浓度的浓度峰值位置比ｐ型阱扩展区域（４）的杂质浓度的浓度峰值位置深。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体装置，尤其涉及利用了碳化硅的半导体装置。
技术介绍
近年来，作为电力用半导体元件，推进开发一种利用了 M0SFET(Metal Oxide Semiconductor Field Effect Transistor)或 IGBT (Insulated Gate Bipolar Transistor)的电力转换用半导体装置。其中，与硅(Si)相比，利用了碳化硅(SiC)半导体 的装置由于SiC的带隙宽、绝缘破坏电场大一数量级等的理由而被特别关注。图25表示利用了现有SiC的功率型MOSFET的构造的一例。现有的功率型M0SFET， 在η+型SiC半导体基板11的表面设置有η_型SiC半导体外延层1。在η_型SiC半导体外 延层1的表层部设置有P型杂质区域14和η.型杂质区域5，其中η+型杂质区域5在该ρ型 杂质区域14内夹持ρ+型杂质区域2。以往，为了形成SiC的杂质区域，基于在Si半导体中利用的热扩散法难以形成杂 质区域，所以通常利用离子注入法(例如，参照专利文献1)。专利文献1 日本特开2002-299620号公报可是，在利用了 SiC的MOSFET中，在ρ型杂质区域14的与栅极绝缘膜6的界面附 近(沟道区域)的杂质浓度变大时，在沟道区域中的迁移率就会变低。因此，为了降低P型 杂质区域14的表面附近的杂质浓度，需要减少杂质离子的注入剂量且使ρ型杂质区域14 的杂质浓度整体降低加以抑制。结果，在施加了逆电压的情况下，在P型杂质区域14发生 击穿。因此，存在着未产生SiC本来的绝缘破坏电场的优点、无法得到高耐压的问题。另外，在用不同的掩模分别形成了护环(guard ring)或ρ型杂质区域、η型杂质 区域的情况下，存在着制造工序增加、成品率下降的问题。
技术实现思路
本专利技术的目的在于，提供一种可提高耐压性、简化制造工序的半导体装置。用于达成上述目的的本专利技术的一个方式，提供一种如下半导体装置，具备含有碳 化硅，由第1主电极区域构成的基板；层叠在所述基板的表面，由碳化硅构成的第1导电型 外延层；在所述外延层的表面层相互隔离地配置的第1导电型的第2主电极区域；被所述 第2主电极区域夹持的第2导电型阱接触区域；与所述第2主电极区域及所述第2导电型 阱接触区域的所述基板侧表面相接地配置的第2导电型阱区域；配置为夹持所述第2主电 极区域及所述第2导电型阱区域的第2导电型阱扩展区域；隔着栅极绝缘膜而在被所述第 2主电极区域及所述外延层的表面露出部夹持的所述第2导电型阱扩展区域的表面配置的 栅极电极；与所述第2主电极区域及所述第2导电型阱接触区域的表面共同接触地配置的 第2主电极；和配置在所述基板的与表面对置的背面的第1主电极，其中，在从所述外延层 的表面向所述基板的深度方向，所述第2导电型阱区域具有的第2导电型杂质的浓度的浓 度峰值位置比所述第2导电型阱扩展区域具有的所述第2导电型杂质的浓度的浓度峰值位置深。专利技术效果根据本专利技术，能够提供一种可提高耐压性、简化制造工序的半导体装置。 附图说明图1是本专利技术的第1实施方式所涉及的半导体装置的示意剖面构造图。图2是图1的示意俯视图。图3是本专利技术的第1实施方式所涉及的半导体装置的制造方法的说明图，(a)是 在基板11的表面形成外延层1的工序图、(b)是利用能够同时形成护环部的ρ型用掩模在 外延层1的表层部形成P型阱扩展区域4的工序图，(C)是利用η型用掩模在外延层1的 表面层形成P型阱区域3的工序图。图4是本专利技术的第1实施方式所涉及的半导体装置的制造方法的说明图，(d)是 利用η型用掩模形成η+型源极区域5及ρ型阱接触区域2的工序图，(e)是在形成了栅极 绝缘膜6之后形成栅极电极7的工序图，(f)是在形成了层间绝缘层8之后形成源极电极9 的工序图。图5是表示以离子注入能量380keV、剂量3. 6X IO13CnT2进行掺杂(dope)时的深 度方向的杂质浓度的图。图6是表示以离子注入能量300keV、剂量1. 8 X IO13CnT2进行掺杂时的深度方向的 杂质浓度的图。图7是表示以离子注入能量300keV、剂量6. OX IO12CnT2进行掺杂时的深度方向的 杂质浓度的图。图8是表示以离子注入能量250keV、剂量1. 8 X IO13CnT2进行掺杂时的深度方向的 杂质浓度的图。图9是表示以离子注入能量200keV、剂量8. OX IO12CnT2进行掺杂时的深度方向的 杂质浓度的图。图10是表示模拟仿真下的形状模型的图，(a)是表示本专利技术的第1实施方式所涉 及的半导体装置的形状模型，(b)是表示现有的半导体装置的形状模型的图。图11是表示本专利技术的第1实施方式所涉及的半导体装置的模拟仿真结果的图，是 针对第1级将杂质的照射条件设为300keV/l. 2X 1013cnr2、针对第2级将杂质的照射条件设 为380keV/3. 6 X IO13CnT2的情况下的图。图12是表示本专利技术的第1实施方式所涉及的半导体装置的模拟仿真结果的图，是 针对第1级将杂质的照射条件设为300keV/l. 5X 1013Cm_2、针对第2级将杂质的照射条件设 为380keV/3. 6 X IO13CnT2的情况下的图。图13是表示本专利技术的第1实施方式所涉及的半导体装置的模拟仿真结果的图，是 针对第1级将杂质的照射条件设为300keV/l. 8X 1013cm_2、针对第2级将杂质的照射条件设 为380keV/3. 6 X IO13CnT2的情况下的图。图14是表示本专利技术的第1实施方式所涉及的半导体装置的模拟仿真结果的图，是 针对第1级将杂质的照射条件设为250keV/6. OX 1012cm_2、针对第2级将杂质的照射条件设 为380keV/3. 6 X IO13CnT2的情况下的图。图15是表示本专利技术的第1实施方式所涉及的半导体装置的模拟仿真结果的图，是 针对第1级将杂质的照射条件设为300keV/6. OX 1012cm_2、针对第2级将杂质的照射条件设 为380keV/3. 6 X IO13CnT2的情况下的图。图16是表示本专利技术的第1实施方式所涉及的半导体装置的模拟仿真结果的图，是 针对第1级将杂质的照射条件设为250keV/l. 2X 1013cnT2、针对第2级将杂质的照射条件设 为380keV/3. 6 X IO13CnT2的情况下的图。图17是表示本专利技术的第1实施方式所涉及的半导体装置的模拟仿真结果的图，是 针对第1级将杂质的照射条件设为250keV/l. 5X 1013cnT2、针对第2级将杂质的照射条件设 为380keV/3. 6 X IO13CnT2的情况下的图。图18是表示本专利技术的第1实施方式所涉及的半导体装置的模拟仿真结果的图，是 针对第1级将杂质的照射条件设为250keV/l. 8X 1013cm_2、针对第2级将杂质的照射条件设 为380keV/3. 6 X IO13CnT2的情况下的图。图19是表示本专利技术的第1实施方式所涉及的半导体装置的模拟仿真结果的图，是 针对第1级将杂质的照射条件设为200keV/8. OX 1012cm_2、针对第2级将杂质的照射条件设 为300keV/4. OX 1012cm_2的情况下的图。 图20是表示本文档来自技高网...
【技术保护点】
一种半导体装置，具备：含有碳化硅，由第１主电极区域构成的基板；层叠在所述基板的表面，由碳化硅构成的第１导电型外延层；在所述外延层的表面层相互隔离地配置的第１导电型的第２主电极区域；被所述第２主电极区域夹持的第２导电型阱接触区域；与所述第２主电极区域及所述第２导电型阱接触区域的所述基板侧表面相接地配置的第２导电型阱区域；配置为夹持所述第２主电极区域及所述第２导电型阱区域的第２导电型阱扩展区域；隔着栅极绝缘膜而在被所述第２主电极区域及所述外延层的表面露出部夹持的所述第２导电型阱扩展区域的表面配置的栅极电极；与所述第２主电极区域及所述第２导电型阱接触区域的表面共同接触地配置的第２主电极；和配置在所述基板的与表面对置的背面的第１主电极，在从所述外延层的表面向所述基板的深度方向，所述第２导电型阱区域具有的第２导电型杂质的浓度的浓度峰值位置比所述第２导电型阱扩展区域具有的所述第２导电型杂质的浓度的浓度峰值位置深。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：大塚拓一，箕谷周平，
申请(专利权)人：罗姆股份有限公司，
类型：发明
国别省市：JP[日本]
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