在多电平单元存储设备内安排数据的方法技术

一种存储数据的方法包括：将数据的第一部分存储在非易失性存储器的具有第一错误概率的比特位置；将数据的第二部分存储在非易失性存储器的具有比第一错误概率低的第二错误概率的比特位置；将纠错奇偶校验比特与数据一起存储；以及用纠错奇偶校验比特对所读出的数据应用纠错方案，其中第一部分的至少一个比特在第二部分的任何比特被纠正校验前被纠正校验。纠错方案在对所有的数据纠正校验前停止。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及多电平单元闪速存储器设备。具体地说，本专利技术涉及多电平单元闪速存储器设备内纠错的领域。
技术介绍
多年来闪速存储器设备已是众所周知的。在所有的闪速存储器设备内，NAND(与非)型存储器与其他类型的存储器(例如，NOR(或非)型)不同，除了其它特定特性之外还在于写入存储器的许多信息比特可能被以翻转，，方式回读(即与原来将这些比特写入存储器的方式不同)。为了克服得到翻转比特的现象和使NAND型存储器可为实际应用所用，常见的技术是用ECC (纠错码)算法与这些NAND型存储器配合。通常闪速存储器使用ECC算法的情况如下在将数据写入存储器前，对数据运用ECC算法，以便计算出附加(冗余)信息比特。这些冗余比特经常称为奇偶校验比特或奇偶校验，以后用于检错和纠错。原始数据与奇偶校验比特合在 一起称为码字，，。将整个码字(即原始数据加上奇偶校验比特)记录到闪速存储器设备上。应注意的是，NAND闪速存储器设备的实际尺寸被设计成能容纳原始数据加上奇偶校验比特。在从存储器检索数据时，读出整个码字，对数据和奇偶校验比特应用ECC算法，以便检测和纠正可能的比特翻转，，(即错误)。应当指出的是，ECC算法可以用硬件、软件或者通过硬件和软件的组合同等地执行。此外，ECC算法可以在存储设备内、在存储设5备控制器内、在主机内执行，或可以在系统的这些组件之间分布。一些闪速存储器设备在每个存储单元可存储的数据元(例如数据比特)的个数上可以是不同的。SLC (单电平单元)存储器用来在每个存储单元内存储单个比特，而MLC (多电平单元)存储器用来在每个存储单元内存储多个比特。在MLC存储器内，对电压电平编码的方式和将输入数据分配给各个存储单元的方式对于使ECC设计达到最佳是非常重要的。Murin的美国申请^>开No.20060101193揭示了现有技术的将数据存储在多比特闪速存储器单元内的方法。该专利申请在这里列为参考，予以全面引用。按照Murin的申请，将输入数据分配给存储器的一个物理页面的最佳方式(在ECC性能意义上)是将这些数据比特在物理页面的一些不同的比特页之间交错，其中比特页被定义为由各个属于物理页面的不同单元、但在单元内具有相同的有效值(即，LSB，…，MSB)的比特组成的组。这种在存储器内安排数据的方式保证在从存储器检索再按原来的次序重新排列(即去交错)后的数据内错误比特的分布是均匀的(最佳的)。交错过程，如在Murin的申请中所揭示的那样，保证在将数据写入存储器的过程期间一个逻辑页的输入数据同等地散布到物理存储页面的各个比特页中。也就是说，交错过程保证物理页面的每个比特页从共享这个物理页面的每个输入数据逻辑页被分配同样数量的比特。因此，在数据从存储器读出并被去交错时，去交错过程所产生的在该技术领J^内没\有规定将交错方案用于将输入数据分配给MLC存储设备的物理页面的方式，因为任何将数据均匀地分布在物理页面内的方案就ECC性能来说同等地是最佳的。然而，对于有些ECC方案来说，使用特定的交错方法可以取得节约处理时间和功率消耗的附加利益。6因此，在运用这些ECC方案时，所希望的是提供一种使现有技术的处理时间和功率消耗减到最少的交错方法。
技术实现思路
因此，本专利技术的主要目的是提供一种将输入数据在物理页面的不同比特页之间交错的方法，以在与特定的ECC方案配合使用时使现有技术的处理时间和功率消耗减到最少。比特页BP0、 BP1、 BP2、 BP3在这里相对每单元4比特的物理页面定义，使得比特页BP0与LSB物理页面单元相应、比特页BP1与LSB-1物理页面单元相应、比特页BP2与LSB-2物理页面单元相应而比特页BP3与MSB物理页面单元相应。按照本专利技术的一个优选实施例，所提供的存储数据的方法包括下列步骤(a)将数据的第一部分存储在非易失性存储器的具有第一错误概率的比特位置；(b)将数据的第二部分存储在非易失性存储器的具有比第一错误概率低的第二错误概率的比特位置；(c)将纠错奇偶校验比特与数据一起存储；(d)从这非易失性存储器读出数据和纠错奇偶校验比特；以及(e)用纠错奇偶校验比特对所读出的数据进行纠错，其中第一部分的至少一个比特在第二部分的任何比特被纠正校验前被纠正校验。优选的是，这种方法还包括在纠正校验所有的数据前停止进行纠错的步骤。优选的是，这种方法还包括确定数据内的错误比特的个数的步骤和按照错误比特的个数在纠正校验所有的数据前停止进行纠错的步臘优选的是，非易失性存储器用来在非易失性存储器的每个单元内存储多个比特。按照本专利技术的又一个优选实施例，所提供的存储设备包括(a)存储数据的非易失性存储器；以及(b)控制器，用来(i)将数据的第 一部分存储在非易失性存储器的具有第 一错误概率的比特位置，和7将数据的至少第二部分存储在非易失性存储器的具有比第 一错误概率低的第二错误概率的比特位置，以及(ii)用纠错奇偶校验比特对数据进行纠错，其中第一部分的至少一个比特在第二部分的任何比特被纠正校验前被纠正校验。优选的是，控制器还用来在纠正校验所有的数据前停止执行纠错。优选的是，控制器还用来确定数据内错误比特的个数和按照该个数停止执行纠错。优选的是，非易失性存储器用来在每个单元内存储多个比特。优选的是，非易失性存储器是闪速存储器。按照本专利技术的又一个优选实施例，所提供的存储数据的方法包括下列步骤(a)将数据存储在非易失性存储器内；(b)将检错奇偶校验比特(可以从加到数据上的正确性校验码得到)与数据一起存储；(c )将纠错奇偶校验比特与数据一起但与检错奇偶校验比特分开存储；(d)从非易失性存储器读出数据、检错奇偶校验比特和纠错奇偶校验比特；(e)用纠错奇偶校验比特对先前读出的数据进行纠错；以及(f)按照检错奇偶校验比特，在对所有的数据纠错后但在对任何纠错奇偶校验比特纠错前停止进行纠错。优选的是，只有在检错奇偶校验比特表示在数据内不存在错误时才执行停止进行纠错。按照本专利技术的又一个优选实施例，所提供的存储设备包括(a)存储数据的非易失性存储器；以及(b)控制器，用来(i)将纠错奇偶校验比特和检错奇偶校验比特与数据一起存储，使得检错奇偶校验比特与纠错奇偶校验比特分开存储，(ii)从非易失性存储器读出数据、检错奇偶校验比特和纠错奇偶校验比特，以及(m)用纠错奇偶校验比特对先前读出的数据进行纠错，并按照检错奇偶校验比特，在对所有的数据纠错后但在对任何纠错奇偶校验比特纠错前停止纠错。优选的是，控制器还用来只有在检错奇偶校验比特表示在数据内不存在错误时才停止纠错。8优选的是，非易失性存储器用来在每个单元内存储多个比特。优选的是，非易失性存储器是闪速存储器。从以下附图和说明中可以明显地看到本专利技术的其他一些特征和优点。附图说明为了更好地理解本专利技术，下面将结合附图就本专利技术的实施例进行说明，在这些附图中同样的数字指示相应的部分或元素，其中图1为本专利技术的系统的框图2A为典型的例示性而非限制性的由主计算机并联到具有一页N个单元的每单元4比特存储设备的数据比特的逻辑页的示意图；以及图2B为典型的例示性而非限制性的按照本专利技术的交错方案写入图2A的每单元4比特存储设备的一个物理页面的各个比特页的数据比特的示意图。具体实施例方式本专利技术为 一种将输入数据在ML本文档来自技高网...

【技术保护点】
一种存储数据的方法，所述方法包括下列步骤：　（ａ）将数据的第一部分存储在非易失性存储器的具有第一错误概率的比特位置；　（ｂ）将数据的第二部分存储在所述非易失性存储器的具有比所述第一错误概率低的第二错误概率的比特位置；　（ｃ ）将纠错奇偶校验比特与数据一起存储；　（ｄ）从所述非易失性存储器读出数据和所述纠错奇偶校验比特；以及　（ｅ）用所述纠错奇偶校验比特对所读出的数据进行纠错，其中所述第一部分的至少一个比特在所述第二部分的任何比特被纠正校验前被纠正校 验。

【技术特征摘要】
【国外来华专利技术】US 2006-1-18 60/759,3961. 一种存储数据的方法，所述方法包括下列步骤(a)将数据的第一部分存储在非易失性存储器的具有第一错误概率的比特位置；(b)将数据的第二部分存储在所述非易失性存储器的具有比所述第一错误概率低的第二错误概率的比特位置；(c)将纠错奇偶校验比特与数据一起存储；(d)从所述非易失性存储器读出数据和所述纠错奇偶校验比特；以及(e)用所述纠错奇偶校验比特对所读出的数据进行纠错，其中所述第一部分的至少一个比特在所述第二部分的任何比特被纠正校验前被纠正校验。2. 权利要求l的方法，所述方法还包括下列步骤(f) 在纠正校验所有的数据前停止进行所述纠错。3. 权利要求l的方法，还包括下列步骤(f) 确定数据内的错误比特的个数；(g) 按照所述错误比特的个数，在纠正校验所有的数据前停止 进行所述纠错。4. 权利要求1的方法，其中所述非易失性存储器用来在所述非 易失性存储器的每个单元内存储多个比特。5. —种存储设备，包括(a) 用于存储数据的非易失性存储器；以及(b) 控制器，用来(i) 将所述数据的第一部分存储在非易失性存储器的具有 第一错误概率的比特位置，而将所述数据的至少第二部分存储在 非易失性存储器的具有比所述第一错误概率低的第二错误概率 的比特位置，以及(ii) 用纠错奇偶校验比特对所述数据进行纠错，其中所述第一部分的至少一个比特在所述第二部分的任何比特被纠正校 验前被纠正校验。6. 权利要求5的存储设备，其中所述控制器还用来在纠正校验 所有的所述数据前停止所述纠错。7. 权利要求5的存储设备，其中所述控制器还用来确定所述数 据内...

【专利技术属性】
技术研发人员：M穆里恩，
申请(专利权)人：晟碟以色列有限公司，
类型：发明
国别省市：IL[以色列]