快速傅立叶变换／反快速傅立叶变换运算核制造技术

本发明专利技术涉及可把ＦＦＴ以及ＩＦＦＴ运算处理过程所需的存储器容量最小化的ＦＦＴ／ＩＦＦＴ运算核。所述ＦＦＴ／ＩＦＦＴ运算核具有输入缓冲器、第１多路器、运算模块、以及控制模块。所述输入缓冲器存储并输出第１ＦＦＴ输入序列。所述第１多路器接通第１以及第３ＦＦＴ输入序列的其中一个。所述控制模块生成对以ＤＩＴ方式处理或是以ＤＩＦ方式处理所输入的序列进行决定的信号处理方式指示信号，以及让输入的序列以不处理的状态原本地通过的分路指示信号。所述运算模块具有串联的若干个运算阶段，应答于所述信号处理方式指示信号以及所述分路指示信号，变换第１ＦＦＴ输入序列以及第３ＦＦＴ输入序列、分别生成第１ＦＦＴ输出序列以及第３ＦＦＴ输出序列、变换第２ＩＦＦＴ输入序列、生成第２ＩＦＦＴ输出序列。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及运算核，特别是OFDM收信器所使用的OFDM收信器的FFT/IFFT运算 核。
技术介绍
iiE^ Mfflii^ (Orthogonal Frequency Division Multiplexing, Tffl 简称为OFDM)的系统中，需要进行N点(N为整数，N-point)离散傅立叶变换(Discrete Fourier Transform，下面简称为DFT)，而DFT的数学运算量与N成正比。因此N较大时需 要能够有效计算DFT的运算法(Algorithm)。快速傅立叶变换(Fast Fourier Transform, 下面简称为FFT)是一种能够把N长度的序列(Sequence)连续分解成更小长度的序列，大 幅降低DFT运算量的运算法(Algorithm)。作为能够把N长度的序列分解成更小长度序列 的方式，FFT包括有以时间(时域)抽取(Decimation In Time，下面简称为DIT)的方式、 以及以频率(频域)抽取(Decimation In Frequency，下面简称为DIF)的方式。OFDM调 制解调系统由于可以设计N-点FFT运算法，因此可以实现所述方式。FFT用于把时域(Time Domain)信号变换成频域(Frequency Domain)信号，反快 速傅立叶变换(Inverse Fast Fourier Transform，下面简称为IFFT)把频域信号变换成 时域信号。对于无线通信来说，由于需要对频域进行分析，因此利用通过FFT生成的频域 信号，进行信道估计(Channel Estimation)比较有效。现有的FFT装置有使用共享存储 器(Shared Memory)的单处理组件(SingleProcessing Element，下面简称为 SPE)结构， 以及在各运算阶段(Operating Stage)的运算器(Operator)之间使用各迟滞反馈寄存器 (Delay Feedback Register)的管线(Pipeline)结构。其中，通过SPE结构实现的N-点FFT装置需要具有与运算阶段相同数量的对N 个样本(Sample)的存储器读/写存取(Memory Read/Write Access)，因此存在输出等待 时间(Output Latency)大的缺点。对于管线结构来说，其优点是输出等待时间(Output Latency)为N-循环(N-cycles)，虽然其存储容量上与SPE结构相同，但其缺点是需要与运 算阶段相同数量的存储器、以及其输入和输出数据的顺序不同。通常为了容易地进行FFT 之后的处理，会追加数据列变换用存储器、把等待时间相关N-循环最大限度增加，以使得 输入与输出数据的顺序相同。使用于OFDM调制解调等的FFT装置，由于需要处理连续的多个FFT输入信号，因 此需要有存储器，以便在处理当前的FFT输入信号的同时，存储下一个FFT输入信号。另外， 在管线结构中，具有构成FFT各步骤迟滞反馈寄存器的存储器，FFT装置大部分被存储器所 占据，存储器越多，会造成系统面积越大的缺点。
技术实现思路
本专利技术的目的在于提供一种可把FFT以及IFFT运算处理过程所需存储器容量最 小化的FFT/IFFT运算核。为了解决所述课题，本专利技术的FFT/IFFT运算核具有一输入缓冲器、一第1多路器、 一运算模块、以及一控制模块。所述输入缓冲器存储并输出一第IFFT输入序列。所述第1 多路器接通第1 FFT输入序列以及第3 FFT输入序列的其中一个。所述控制模块生成一信 号处理方式指示信号以及一分路指示信号。所述信号处理方式指示信号指定输入于所述运 算模块的序列是以DIT的方式或是以DIF的方式处理，所述分路指示信号指示让输入于所 述运算模块的序列以不处理的状态原本地通过。这里，所述信号处理方式指示信号以及所 述分路指示信号由FFT的大小决定。所述运算模块应答于所述信号处理方式指示信号以及 所述分路指示信号，变换所述第1 FFT输入序列以及所述第3 FFT输入序列、分别生成一第 1 FFT输出序列以及一第3 FFT输出序列、变换一第2 IFFT输入序列、生成一第2 IFFT输 出序列。运算模块具有串连的若干个运算阶段。本专利技术通过共享使用1个FFT/IFFT运算核，可以最大限度地降低所需存储器容量。 附图说明图1是本专利技术的FFT/IFFT运算核模块图。图2是图1的第0运算阶段的内部模块示意图。图3是图1的第1运算阶段到第6运算阶段的内部模块示意图。图4是多种大小(Size)输入序列的情况下，相关的各运算阶段使用与否以及使用 顺序示意图。图5是FFT/IFFT的大小(Size)不同的情况下，各运算阶段中使用的存储器容量 (Memory Depth)示意图。图6是相应于存储在输入缓冲器的每一样本的比特数(Bits Per Sample)小于可 在FFT内部运算阶段处理的相应于每一样本的比特数(Bits Per Sample)的情况下，输入 缓冲器结构以及使用过程的一实施例示意图。图7是相应于存储在输入缓冲器的每一样本的比特数(Bits Per Sample)等于可 在FFT内部运算阶段处理的相应于每一样本的比特数(Bits Per Sample)的情况下，输入 缓冲器结构以及使用过程的一实施例示意图。图8是输入缓冲器存储的每一样本相应比特数小于可在FFT内部运算阶段处理的 每一样本相应比特数的情况下，各运算阶段的存储器种类以及容量。图9是存储在输入缓冲器的每一样本相应比特数等于可在FFT内部运算阶段处理 的每一样本相应比特数的情况下，各运算阶段的存储器种类以及容量。图10是32-点DIT FFT的信号流程图。图11是32-点DIF IFFT的信号流程图。图12是执行32-点DIT运算以及32-点DIF运算的各运算阶段之间的连接关系 示意图。图13是连续3次输入时的32-点DIT/DIF动作时间示意图。 具体实施例方式本专利技术涉及对应于每一符号(Symbol)进行3次所规定FFT过程中，OFDM收信器所使用的FFT/IFFT运算核，交替地进行DIT方法的管线FFT和DIF方法的管线IFFT过程， 不进行数据列变换，通过使用M(M为整数)倍于FFT输入输出样本时钟(Clock)频率的核 心时钟(Core Clock)，可以执行多个FFT过程。例如，对于需要进行3次FFT过程的OFDM 收信器来说，M为4。另外，为了以多次方式执行可变N-点(Variable N-point)FFT，根据DIT方法或 DIF方法和FFT序列，不同地适用各阶段(Stage)的动作结构，使之具有共享特定存储器的 结构。下面，参照附图，对本专利技术的具体实施例进行详细说明。这里说明的是对每一符号(Symbol)进行3次所规定FFT过程中，OFDM收信器的 运算过程，表1是与对每一符号(Symbol)需要进行3次FFT运算的运算过程相关的表。表 1 <table>table see original document page 7</column></row><table>如表1所示，不管执行FFT还是IFFT，变换后的数据序列的顺序与本文档来自技高网...

【技术保护点】
一种快速傅立叶变换／反快速傅立叶变换运算核，其特征在于，包括：一第１多路器，对一第１快速傅立叶变换输入序列以及一第３快速傅立叶变换输入序列的其中一个进行接通；一输入缓冲器，存储并输出所述第１快速傅立叶变换输入序列；一运算模块，具有若干个运算阶段，所述运算模块应答于一信号处理方式指示信号以及一分路指示信号、变换所述第１快速傅立叶变换输入序列以及所述第３快速傅立叶变换输入序列、分别生成一第１快速傅立叶变换输出序列以及一第３快速傅立叶变换输出序列、变换一第２反快速傅立叶变换输入序列、以及生成一第２反快速傅立叶变换输出序列；以及一控制模块，生成所述信号处理方式指示信号以及所述分路指示信号，其中所述信号处理方式指示信号指定输入于所述运算模块的序列是以时间抽取的方式或是以频率抽取的方式处理，所述分路指示信号指示让输入于所述运算模块的序列以不处理的状态原本地通过。

【技术特征摘要】
【国外来华专利技术】KR 2008-6-9 10-2008-0053456一种快速傅立叶变换/反快速傅立叶变换运算核，其特征在于，包括一第1多路器，对一第1快速傅立叶变换输入序列以及一第3快速傅立叶变换输入序列的其中一个进行接通；一输入缓冲器，存储并输出所述第1快速傅立叶变换输入序列；一运算模块，具有若干个运算阶段，所述运算模块应答于一信号处理方式指示信号以及一分路指示信号、变换所述第1快速傅立叶变换输入序列以及所述第3快速傅立叶变换输入序列、分别生成一第1快速傅立叶变换输出序列以及一第3快速傅立叶变换输出序列、变换一第2反快速傅立叶变换输入序列、以及生成一第2反快速傅立叶变换输出序列；以及一控制模块，生成所述信号处理方式指示信号以及所述分路指示信号，其中所述信号处理方式指示信号指定输入于所述运算模块的序列是以时间抽取的方式或是以频率抽取的方式处理，所述分路指示信号指示让输入于所述运算模块的序列以不处理的状态原本地通过。2.根据权利要求1所述的快速傅立叶变换/反快速傅立叶变换运算核，其特征在于 这些运算阶段包括一第0运算阶段，应答于相应信号处理方式指示信号以及相应分路指示信号，把所述 第1多路器的一输出信号或一第1运算阶段的一第输出信号，原本地分路或者通过进行 快速傅立叶变换运算或反快速傅立叶变换运算，生成一第^输出信号或一第‘输出信号； 所述第1运算阶段，应答于相应信号处理方式指示信号以及相应分路指示信号，把第0 运算阶段的所述第lo输出信号或一第2运算阶段的一第22输出信号，原本地分路或者进行 快速傅立叶变换运算或反快速傅立叶变换运算，生成一第^输出信号或一第输出信号； 以及一第K运算阶段，应答于相应信号处理方式指示信号以及相应分路指示信号，把一第 K-1运算阶段的一第lK_i输出信号或所述第2反快速傅立叶变换输入序列原本地进行分路 或者进行快速傅立叶变换运算或反快速傅立叶变换运算，生成一第^输出信号或一第21 输 出信号，其中K为整数。3.根据权利要求2所述的快速傅立叶变换/反快速傅立叶变换运算核，其特征在于 所述第0运算阶段到所述第K运算阶段中的至少某一个阶段具有基数_2结构，其它K-1个各运算阶段具有基数_4结构。4.根据权利要求3所述的快速傅立叶变换/反快速傅立叶变换运算核，其特征在于 所述第0运算阶段包括一第2多路器，所述信号处理方式指示信号指示以时间抽取的方式运算时，所述第2多 路器选择并接通所述第1多路器的输出信号；所述信号处理方式指示信号指示以频率抽取 的方式运算时，所述第2多路器选择并接通所述第1运算阶段的所述第1，2输出信号；一第3多路器，所述信号处理方式指示信号指示以时间抽取的方式运算时，所述第3多 路器选择并接通一旋转因子WK(n)；所述信号处理方式指示信号指示以频率抽取的方式运算 时，所述第3多路器选择并接通一单位旋转因子，其中K为运算阶段的序号；一基数_2蝶式模块，把所述第2多路器的输出信号中的一部分进行分路，对剩余输出 信号以及一延时信号进行蝶式运算；一第1延时器，对所述基数_2蝶式模块分路的信号按一定时...

【专利技术属性】
技术研发人员：黄仓益，
申请(专利权)人：慧帝科技深圳有限公司，慧荣科技股份有限公司，芯光飞株式会社，
类型：发明
国别省市：94[中国|深圳]