本发明专利技术提供一种制作半导体器件（１５０）的方法。第一栅极电极（１６０）跟第二栅极电极（１６２）系形成在硅衬底（１０４）的第一部分（１１４）上。第一导电率类型离子系注入该硅衬底（１０４）的第二部分（１１６）中，以定义该硅衬底（１０４）内的第一导电率类型二极管区域（１１６），然后第二导电率类型离子系注入该硅衬底（１０４）的第三部分（１１８）中，以定义出该硅衬底（１０４）内的第二导电率类型二极管区域（１１８）。在注入该第一导电率类型离子与该第二导电率类型离子之其中之一的步骤中，离子也被注入至少一部分（１１９）的该第一部分（１１４）中，以定义出该硅衬底（１０４）的该第一部分（１１４）内的分隔区域（１１９）。该分隔区域（１１９）将该第一部分（１１４）分成第一阱器件区域（１１５）以及第二阱器件区域（１１７），并且在该第一阱器件区域（１１５）跟该第二阱器件区域（１１７）之间串联形成。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大致上系关于保护电路使其免于静电释放事件造成的影响、静电释放保护器件以及制造包含静电释放保护器件的半导体器件之方法。
技术介绍
当半导体技术超越130nm跟90nm技术而朝向65nm、45nm、32nm、以及甚至更 微小的程度迈进时，输入/输出(I/O)垫以及其局部线夹(localclamps)和供应线 夹(supply clamps)之静电释放(ESD)的保护变得更有挑战性。这对于绝缘体上硅 (silicon-on-insulator， SOI)技术尤其真实，此技术被期待是较块状(bulk)技术为较佳者。 ESD事件系关于在短时间之内电流的电性释放现象，在此期间大量的电流被供应 到半导体结构内。在ESD事件期间，ESD保护器件保护半导体结构。理想的ESD保护器件在 常态电路的操作期间的操作类似开路电路，但是在ESD放电期间则像是短路电路，分流ESD 所引起的电流远离受到保护的半导体结构。然而这种理想的行为在实际的实作中是不可能 的，只有ESD保护器件极为接近这种行为。 现今的ESD保护器件呈现出大量的缺点，举例而言，有些ESD保护电路是无法被接 受的，因为他们遭受到高漏电流以及高电容负载。 因此，期望提供一种呈现出低漏电流以及低电容负载的ESD保护器件。也期望提 供一种能縮减该器件尺寸的ESD保护器件。除此之外，期望提供一种方法使用改善的ESD 保护器件以保护半导体结构免于ESD事件的影响。也期望提供一种方法用以制作ESD保护 器件，以减低或消除与传统场效二极管(Field Effect Diode ;FED)制作方法有关之严格的 制作限制。再者，本专利技术之其它期望之特征与特性，从接下来的本专利技术之实施方式跟附加的 申请专利范围，并配合本专利技术的随附图式与先前技术，将会变得显而易见。
技术实现思路
根据本专利技术例示性的实施例，系提供了一种器件。该器件包括硅衬底、第一栅极 电极以及第二栅极电极。第一导电率类型二极管区域(conductivity-type diode region) 设置在该硅衬底内。第一阱器件区域(well region)设置在该硅衬底内并与该第一导电率 类型二极管区域串联。分隔区域设置在该硅衬底内，并与该第一阱器件区域串联。第二阱 器件区域设置在该硅衬底内，并与该分隔区域串联。第二导电率类型二极管区域设置在该 硅衬底内。该第二导电率类型二极管区域设置在该硅衬底内，并与该第二阱器件区域串联。 该第一栅极电极设置在该硅衬底的该第一阱器件区域之上，而且该第二栅极电极设置在该 硅衬底的该第二阱器件区域之上。 根据本专利技术另一例示性实施例，提供一种半导体器件的制作方法，依据本方法，第 一栅极电极以及第二栅极电极系形成在硅衬底的第一部分之上，而第一导电率类型离子系注入该硅衬底的第二部分，以在该硅衬底内定义出第一导电率类型二极管区域。第二导电 率类型离子系注入该硅衬底的第三部分，以在该硅衬底内定义出第二导电率类型二极管区 域。在注入第一导电率类型离子跟第二导电率类型离子的其中之一步骤中，离子也被注入 该第一部分的至少一部分以定义出该第一部分内的分隔区域。该分隔区域将该第一部分分 为第一阱器件区域以及第二阱器件区域。该分隔区域系于该第一阱器件区域与该第二阱器 件区域之间串联形成。附图说明 以下将配合随附图式叙述本专利技术，其中相同的组件符号表示相似组件，而其中 图1至图9系根据本专利技术之各种例示性实施例，以剖面图说明ESD保护器件以及 其制作方法步骤； 图10系输入/输出(I/O)电路的电路示意图，藉以实作图9中的ESD保护器件； 图1至图3以及图11至图16系根据本专利技术之其它例示性实施例，以剖面图说明 ESD保护器件以及其制作的方法步骤；以及 图17系输入/输出(I/O)电路的电路示意图，藉以实作图16的ESD保护器件。 具体实施例方式下列的实施方式在本质上仅作为例示之用，而并不是为了限制本专利技术或本专利技术之 应用及用途。该术语"例示(exemplary)"在这里意指"作为范例、实例或图例"。在此描述 作为"例示"之任何实施例并非必然被视为相对于其它实施例之较佳或有利者。以下描述 之所有实作(implementation)为例示实作以提供熟悉该项
者能够据以制造或使 用该专利技术，并且不意欲限制由本专利技术之申请范围所定义的本专利技术之范畴。此外，并不打算受 到先前的
、先前技术、
技术实现思路
或接下来的实施方式中所呈现的任何明确的或隐 含的理论所限制。 图1至图9系根据本专利技术之各种例示实施例以剖面图说明ESD保护器件150及其 制作之方法步骤。 如图1所示，根据本专利技术之实施例的制造过程，一开始先提供半导体结构102，而 在其上跟其中会制作出场效二极管(Field EffectDiode)。如图1之实施例所示，半导体 结构102可以是块状半导体材质或是绝缘体上覆半导体(semiconductor-on-insulator， SOI)结构102。在图1中的SOI结构102，包括了至少一层半导体材料薄层104，该半导体 材料薄层104设置在埋设氧化物绝缘层(buried oxide insulatinglayer) 106上或之上， 依序被运送晶片(carrier wafer)或衬底(substrate) 108所支撑，使得埋设氧化物绝缘层 106设置在运送晶片108与半导体层104之间。半导体层104能够是薄硅层、锗层、砷化镓 层，或是其它的半导体材料。在一个实施例中，半导体材料层104包括在埋设氧化物绝缘层 106上的薄单晶硅层(thin monocrystalline layer of silicon)。薄硅层可以是相当纯 的硅材料，或是掺杂杂质掺杂物元素，例如硼、磷、以及砷，的硅层。在一个实施例中，埋设 氧化物绝缘层106能够是，举例而言，二氧化硅层，其厚度较佳是约在50至200奈米之间。 薄硅层较佳具有至少大约每平方1至35 (ohms)奥姆的电阻率。 在一个实施例中，半导体层104的区域(region) 114能够视需要地轻浓度掺杂P型导电性决定杂质(conductivity determining impurities)，例如硼。在本专利技术之例示性 的实施例中，P阱器件区域(Piell deviceregions) 115， 117系以适当的掺杂物掺杂成约 1X10"到约5X1018(^—3的浓度。如以下所述，区域114最后被用以形成P阱域115、117，而 P阱域115、 117的掺杂情形会决定流过ESD保护器件150之半导体材质层104的无寄生漏 电流(丽-p,sitic leakage current)的阻抗以及导电率。 如图2所示，栅极绝缘材料层164、166系形成位于半导体层104之上，而且栅极电 极160、 162系形成位于栅极绝缘材料164、 166之上。栅极绝缘材料164、 166能够是热成长 (thermally grown)氧化硅，或者是，沉积的绝缘体(诸如氧化硅、氮化硅，或是具有相较 于高介电常数(k)之二氧化硅的高介电常数(k)绝缘体材料)。"高-k介电系数"材料 的例子可包含铪(hafnium ;Hf)、硅酸锆(zirconium silicates ;ZrS本文档来自技高网...
【技术保护点】
一种制作半导体器件（１５０）的方法，该方法包括下列步骤：提供硅衬底（１０４）；在该硅衬底（１０４）的第一部分（１１４）上，形成第一栅极电极（１６０）以及第二栅极电极（１６２）；注入第一导电率类型离子到该硅衬底（１０４）的第二部分（１１６）中，以在该硅衬底（１０４）内定义出第一导电率类型二极管区域（１１６）；注入第二导电率类型离子到该硅衬底（１０４）的第三部分（１１８）中，以在该硅衬底（１０４）内定义出第二导电率类型二极管区域（１１８）；以及在注入该第一导电率类型离子和注入该第二导电率类型离子的其中之一的步骤期间，将离子注入该第一部分（１１４）的至少一部分（１１９）中，以在该第一部分（１１４）内定义出分隔区域（１１９），其中，该分隔区域（１１９）将该第一部分（１１４）分成第一阱器件区域（１１５）以及第二阱器件区域（１１７），其中，该分隔区域（１１９）在该第一阱器件区域（１１５）以及该第二阱器件区域（１１７）之间串联形成。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：A萨勒曼，S比比，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]
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