处理器性能监测制造技术

本发明专利技术涉及计算机架构，并且更具体地，涉及评估处理器的性能。性能监测器可以置于处理器的Ｌ２高速缓存套组中。该性能监测器可以监测Ｌ２高速缓存访问以及通过将一个或多个处理器内核耦合至Ｌ２高速缓存套组的总线从所述处理器内核接收性能数据。在一个实施方式中，总线可以包括用于将性能数据从处理器内核传送至性能监测器的附加线路。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及计算机架构，更具体地，涉及评估处理器的性能。
技术介绍
现代计算机系统通常包括多个集成电路(IC)，包括可以用于在计算机系统中处理信息的一个或多个处理器。由处理器处理的数 据可以包括由处理器执行的计算机指令，以及由处理器使用该计算 机指令来操纵的数据。计算机指令和数据通常存储在计算机系统的 主存储器中。处理器通常通过在一系列小步骤中执行每个指令来处理指令。 在某些情况下，为了增加处理器所处理的指令数目(并由此提高处 理器的速度)，可以将处理器流水线化。流水线是指在处理器中提 供独立的级，其中每一级执行运行指令所需的一个或多个小步骤。 在某些情况下，流水线(以及其他电路)可以置于处理器中称作处 理器内核的部分中。某些处理器可以具有多个处理器内核。虽然可以通过使用流水线来提高处理器速度，但是计算机系统 的性能可能取决于各种其他因素，例如，计算机系统的存储器层级 的性能。因此，系统开发者通常会研究对存储器中的指令和数据访 问以及存储器中的指令执行，以便收集性能参数，这些性能参数可 以允许系统开发者优化系统设计从而获得更好的性能。例如，系统 开发者可以研究高速緩存未命中率，以确定最优高速緩存大小、集 合关联性等。现代处理器通常包括性能监测电路，用以利用、测试和监测各 种性能参数。这种性能监测电路通常集中在处理器内核中，其具有 去往和来自多个其他处理器内核的大量线路，从而显著增加了芯片大小、成本和复杂性。而且，在芯片开发和/或测试完成之后，不再 需要性能监测电路，并且可能无法重新获得由性能监测电路占用的 空间。因此，需要用于从处理器收集性能参数的改进的方法和系统。
技术实现思路
本专利技术涉及计算机架构，并且更具体地，涉及评估处理器性能。 本专利技术的 一个实施方式提供一种用于收集性能数据的方法。该方法通常包括由位于处理器的L2高速緩存套组(nest)中的性能 监测器来监测L2高速緩存访问，以获取与L2高速緩存访问有关的 性能数据。该方法还包括通过将处理器的至少一个处理器内核耦 合至L2高速緩存套组的总线，由性能监测器从所述至少一个处理器 内核接收性能数据；以及基于至少一个L2高速緩存访问和从所述至 少 一 个处理器内核接收到的性能数据，来计算 一 个或多个性能参数。本专利技术的另 一 实施方式提供一种位于处理器的L2高速緩存套组 中的性能监测器，其中该性能监测器配置用于监测对L2高速緩存 套组中的L2高速緩存的访问；以及计算与L2高速緩存访问相关的 一个或多个性能参数。该性能监测器进一步配置用于通过将L2高 速緩存套组耦合到至少 一个处理器内核的总线，从所述至少 一个处 理器内核接收性能数据。本专利技术的又一实施方式提供一种系统，其一般地包括至少一 个处理器内核；包括L2高速緩存和性能监测器的L2高速緩存套组； 以及将L2高速緩存套组耦合到至少一个处理器内核的总线。该性能 监测器一般地配置用于监测L2高速緩存访问，以计算与L2高速緩 存访问有关的一个或多个性能参数；以及通过将L2高速緩存套组耦 合到至少 一 个处理器内核的总线，从所述至少 一 个处理器内核接收 性能数据。附图说明通过使本专利技术的上述特征、优点和目的得以实现和详细理解的 方式，将参考本专利技术在附图中使出的实施方式对上文概括的本专利技术 进行更为具体的描述。然而，需要注意，附图仅仅示出了本专利技术的典型实施方式，因 此其不应被认为是对本专利技术范围的限制，因为本专利技术可以包含其他 同样有效的实施方式。图1示出了按照本专利技术实施方式的示例性系统。图2示出了按照本专利技术实施方式的处理器。图3示出了按照本专利技术实施方式的另一处理器。具体实施例方式本专利技术涉及计算机架构，并且更具体地涉及评估处理器性能。性能监测器可以置于处理器的L2高速緩存套组中。性能监测器可以 监测L2高速緩存访问以及通过将处理器内核耦合至L2高速緩存套 组的总线从一个或多个处理器内核接收性能数据。在一个实施方式 中，总线可以包括用于将性能数据从处理器内核传送到性能监测器 的一个或多个附加线3各。在下文中，将参考本专利技术的实施方式。然而，应当理解，本发 明不限于所描述的特定实施方式。相反，可以想到通过以下特征和 元素(不论其是否涉及不同的实施方式)的任意组合来实现和实践 本专利技术。此外，在各种实施方式中，本专利技术提供了优于现有技术的 多个优点。然而，尽管本专利技术的实施方式可以实现优于其他可能的 解决方案和/或现有技术的优点，但是给定的实施方式是否实现了特 定的优点不是本专利技术的限制。因此，下文的方面、特征、实施方式 和优点仅仅是说明性的，除非在权利要求中明确记载，否则其不应 被认为是所附权利要求的元素或者限制。类似地，引用本专利技术 不应认为是对在此公开的任何专利技术主题的一般化，并且除非权利要 求中明确记载，否则不应认为其是所附权利要求的元素或者限制。下文是对附图中描绘的本专利技术实施方式的详细描述。这些实施 方式是示例，并且其如此详细是为了清楚地表述本专利技术。然而，所提供的大量细节无意限制本专利技术的预期变形；相反，本专利技术意在涵 盖落入由所附权利要求限定的本专利技术的精神和范围内的所有修改、 等效物和备选方案。可以利用例如计算机系统的系统来使用本专利技术的实施方式，并 且可以关于这样的系统来描述本专利技术的实施方式。在此使用的系 统包括使用处理器和高速緩存存储器的任何系统，包括个人计算 机、互联网工具、数字媒体工具、便携式数字助理(PDA)、便携 式音乐/视频播放器以及视频游戏控制器。尽管高速緩存存储器可以 与使用该高速緩存存储器的处理器位于相同的棵片，但是在某些情 况下，处理器和高速緩存存储器可以位于不同的棵片(例如，独立 模块内的独立芯片，或者单个模块内的独立芯片)上。示例性系统图1示出了按照本专利技术实施方式的示例性系统100。如图所示， 系统100可以包括以下各项的任意组合多个处理器U0、 L3高速 緩存/L4高速緩存/存储器U2(此后统称为存储器)、图形处理单元 (GPU) 104、输入/输出U/0)接口 106以及存储设备108。存储器 112优选地是随机访问存储器，其大小足以容纳由处理器110操作的 必要的编程和数据结构。尽管将存储器112示为单个实体，但是应 当理解，存储器112实际上可以包括多个模块，并且存储器112可 以存在于多个级别，例如，L3高速緩存、L4高速緩存以及主存储器。存储设备108优选地是直接访问存储设备(DASD)。尽管将其 示为单个单元，但是其可以是固定和/或可拆卸存储设备的组合，诸 如硬盘驱动、软盘驱动、带驱动、可拆卸存储卡或者光学存储设备。 存储器112和存储设备108可以是跨过多个主存储设备和次存储设 备的 一 个虚拟地址空间的部分。1/0接口 106可以提供处理器110与输入/输出设备之间的接口 。 示例性输入设备例如包括键盘、小键盘、光笔、触摸屏、轨迹球或者语音识别单元、音频/视频播放器等。输出设备可以是将输出给予用户的任何i殳备，例如传统的显示屏幕。图形处理单元(GPU) 104可以配置用于从处理器IIO接收图形 数据，例如2维和3维图形数据。GPU106可以执行一个或多个计 算，以操纵图形数据并将图像呈现在显示屏幕上。处理器IIO可以包括多个处理器内核114。处理器内核114可以 配置用于本文档来自技高网...

【技术保护点】
一种用于收集性能数据的方法，所述方法包括：　通过位于处理器的Ｌ２高速缓存套组中的性能监测器来监测Ｌ２高速缓存访问，以捕获与所述Ｌ２高速缓存访问有关的性能数据；　通过将所述处理器的至少一个处理器内核耦合至所述Ｌ２高速缓存套组的总线 ，由所述性能监测器从所述至少一个处理器内核接收性能数据；以及　基于至少一个所述Ｌ２高速缓存访问以及从所述至少一个处理器内核接收到的所述性能数据，来计算一个或多个性能参数。

【技术特征摘要】
【国外来华专利技术】US 2007-6-27 11/769,0051.一种用于收集性能数据的方法，所述方法包括通过位于处理器的L2高速缓存套组中的性能监测器来监测L2高速缓存访问，以捕获与所述L2高速缓存访问有关的性能数据；通过将所述处理器的至少一个处理器内核耦合至所述L2高速缓存套组的总线，由所述性能监测器从所述至少一个处理器内核接收性能数据；以及基于至少一个所述L2高速缓存访问以及从所述至少一个处理器内核接收到的所述性能数据，来计算一个或多个性能参数。2. 根据权利要求1所述的方法，其中将所述L2高速緩存套组耦 合至所述至少一个处理器内核的所述总线包括第一组总线线路， 用于将所述性能数据传送至所述性能监测器；以及第二组总线线路， 用于在所述L2高速緩存与所述至少 一个处理器内核之间交换数据。3. 根据权利要求2所述的方法，其中所述第一组总线线路与所 述第二组总线线路相比相对较细。4. 根据任一前述权利要求所述的方法，其中，当所述总线没有 用于与所述L2高速緩存交换数据时，所述至少一个处理器内核通过 所述总线来传送所述性能数据。5. 根据任一前述权利要求所述的方法，其中所述性能监测器包 括一个或多个闩锁，用于捕获所述L2高速緩存套组和所述总线中的 性能数据。6. 根据任一前述权利要求所述的方法，其中所述性能监测器包 括控制逻辑，用于基于所述L2高速緩存访问和从所述至少一个处理 器内核接收到的所述性能数据，来计算所述一个或多个性能参数。7. 根据任一前述权利要求所述的方法，其中所述性能监测器包 括动态随机访问存储器(DRAM)用于存储性能数据。8. 根据权利要求7所述的方法，其中所述性能监测器包括静态 随机访问存储器(SRAM)，其中所述SRAM以第一频率从所述至少一个处理器内核接收所述性能数据，并且以第二频率将所述性能数据传送给所述DRAM,其中所述第一频率大于所述第二频率。9. 一种位于处理器的L2高速緩存套组中的性能监测器，所述性能监测器配置用于监测对所述L2高速緩存套组中的L2高速緩存的访问，并且计算与L2高速緩存访问有关的一个或多个性能参数；以及通过将所述L 2高速緩存套组耦合至至少 一 个处理器内核的总线，从所述至少一个处理器内核接收性能数据。10. 根据权利要求9所述的性能监测器，其中将所述L2高速緩存套组耦合至所述至少一个处理器内核的所述总线包括第一组总线线路，用于将所述性能数据传送至所述性能监测器；以及第二组总线线路，用于在所述L2高速緩存与所述至少一个处理器内核之间交换数据。11. 根据权利要求IO所述的性能监测器，其...

【专利技术属性】
技术研发人员：DA卢克，PL维塔莱，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]