容许过电压的传输门制造技术

公开了一种具有单个或并联的相反极性的ＦＥＴ的传输门。由降低过电压泄漏及其它故障的电路来驱动该初级晶体管开关的阱。驱动该阱的电路也用于为驱动该传输晶体管的栅极的使能电路供电。到该栅极和该阱的单独的电路的使用进一步降低了泄漏。在电源电压和信号电平接近涉及的ＦＥＴ的阈值的情况下，可以在ＦＥＴ中的ｐｎ结的两端使用一个或多个肖特基二极管，这将防止ｐｎ结导通。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及MOSFET器件，特别涉及用作低导通阻抗开关的 MOSFET器件。
技术介绍
MOSFET开关在许多应用中都可以找到，并且在高频、传输门 开关应用中已经变得非常普遍。随着技术的进步，这样的晶体管开关 变得越来越小、越快以及具有更高的功率效率。通常，这些低导通阻 抗开关用来在使用不同的电源的系统之间传送逻辑数据，比如5V系 统从3V系统发送和/或接收逻辑信号。通常该电源确定高逻辑电平。 这样的开关可以将由5 V、 3.3V和/或1.8V供电的逻辑系统彼此耦合。但是，在较低的电源电平下的操作在MOSFET晶体管固有的阈 值条件方面会遇到问题。例如，在具有不同电源的系统中，可能遇到 这样的问题从系统发送的逻辑信号比接收系统的电源高。已知过/ 欠电压效应会引起突难性的MOSFET故障。已知的防止传输门开关晶体管免受过/欠电压的方法付出了一定 代价。例如，使用串联的两个FET将增加沟道电阻，或者如果将FET 制造得较大以减小沟道电阻的话，则使用增加的芯片面积。如上述参 考专利申请所述，其它方法在加电和/或断电操作期间不能提供完全的 过/欠电压保护。另 一种过/欠电压<呆护的方法在题为Overvoltage/Undervoltage Tolerant Transfer Gate的美国专利no. 6，163，199 ('199 )中描述。 '199专利和本申请为相同的专利申请人所有，因此该专利通过引用而 被包含于此。，199专利提供了对现有技术的局限性以及使用被配置为 通过驱动涉及的传送晶体管的背栅(体接点)来进行过/欠电压保护的并联晶体管的进展的更详细的描述。其它已知的设计集中于通过最小化MOSFET结构固有的体效 应来降低插入损耗以及增加带宽。 一般可以将插入损耗描述为与开 关在理想的情况相比由于增加了不及理想开关而引起的传递到负载 的信号功率的损耗。典型的集中于降低体效应和插入损耗的现有技术设计在 Burghartz的美国专利no. 5，818，099 ('099)中找到。该'099专利描述 了具有p型阱(well)的n型MOSFET结构，其与使用n型阱的p 型衬底绝缘，如'099专利的图6A所示。但是，当存在信号电压并且 到转换开关的电源电压关断时，例如当在发送或接收系统中关断电源 之前首先关断到转换开关的电源时，该，099的低插入损耗电路实施例 可能具有较大的泄漏。此外，当该开关在断电期间应该关断时，它可 能变得导通。例如，在'099的图1中，示出p型MOSFET具有阱的典型偏置 为+V。这保证了漏极/源极到阱的PN结二极管不会变为正向偏置。但 是，如果在端子A处存在高逻辑电平(例如+5V)时，+V电源接地 (通过关断电源)，则MOSFET开关中的pn漏极-阱二极管被正向 偏置，从而产生可能对+V电源的输出电容器充电的有害的电流路径。 因此，p型MOSFET的阱将被充电，因而当该开关应当不被供电时， 它却#皮供电。到Vdd电源路线的阱电流可以被称为阱泄漏，并且在一些现有 技术电路中仍然是一个问题。存在一种偏置情况，其中漏极、源极和 Vdd间的电势差可能太小使得已知电路不能正确地分辨。本专利技术解决 此现有技术局限性以及其它局限性。在现有技术MOSFET传输门开关中，对如在正常操作期间和/ 或在加电和断电操作期间可能遇到的过电压容差和对所有电源(Vdd) 值的保护方面仍有限制。现有技术电路在加电操作期间尤其易损坏， 其中，例如，关断的传输门在这样的操作期间可能不保持关断以及其 中可能发生过多的泄漏电流。本专利技术尤其针对这局限性。
技术实现思路
本专利技术解决现有技术的局限性和问题，提供单个或并联的(在一些应用中)初级开关FET的传输门。例如，初级开关FET是图1的 M1和M2。在这里描述并联开关布置，但是本领域技术人员将理解使 用单个初级开关FET的本专利技术。本专利技术提供初级开关FET的一个阱或多个阱，其被驱动以使得 固有pn结和寄生晶体管不会由于可能在传输门操作中发现的各种电 源电压和信号电平电压而变得正向偏置。也就是说，经由+5V供电的 电子电路传送到另 一个+5V逻辑系统的+1.8电压信号将不会遭到高泄 漏、击穿或其它故障。对于初级开关PMOS FET来i兌，该阱功能上耦合到本地电源的 较高者或较高的输入信号电压，以其中较高者为准；以及对于NMOS， 该阱功能上耦合到地和输入信号电压中的较低者。在这里，功能上连接被定义为直接连接或者具有基本上不干 扰操作的居间组件。本专利技术也提供一种位于pn结两端的低的正向电压降二极管，优 选地肖特基二极管，其中该二极管的低的正向电压降防止传输晶体管 中的pn结导通。在一个实施例中，将该肖特基从+Vdd(二极管阳极) 到该开关晶体管的阱(二极管阴极)放置。例如，初级开关PMOS 的漏极或源极到阱的pn结将限于正向二极管电压降，其中在该阱处 具有+Vdd。 二极管电压降足够低以使得pn结不被导通。本专利技术提供一种机制，其减小初级开关的阱处以及栅极处的泄 漏，并且保证在传输门遇到的各种信号和电源电平下该开关的正确的 使能。在这点上，在一个实施例中，用于导通和关断传输门的电路(使 能电路)的电源具有与连接到PMOS初级开关晶体管的阱的电路相同 的电路。用于驱动该使能电路的单独的电路即使可以与连接到PMOS 初级开关的阱的电路相同，也具有减小任何栅极泄漏而不会对减小较大的阱泄漏产生负面影响的有益效果。功能上为该使能电路供电的电路也具有如上所述的肖特基二极管。这里，为该使能电路供电的电压电平将是输入信号电平之一 、+Vdd 中的较高者，但是该电压电平将最低是比+Vdd低的肖特基二极管电 压降。益处是传输开关的关断状态将保持关断，不管信号电平和+Vdd电源如何以及是否在断电期间。本领域技术人员将要理解，尽管以下具体实施方式将参考使用的 说明性实施例、附图和方法来进行，但是本专利技术不意欲限于所用的这 些实施例和方法。相反，本专利技术具有宽的范围，并且意欲仅被限制于 所附的权利要求书。附图说明下面的本专利技术说明参考附图，其中 图l是例示本专利技术的示意框图； 图2是使能电路的示意图3A和3B是初级晶体管的PMOS和NMOS示例的剖面图； 图4是用于为PMOS初级晶体管供电的电路和用于为使能电路 供电的双工电路的示意图5是例示在现有技术传输门中的电流的过度泄漏的图；和 图6是例示本专利技术用于PMOS开关和并联的NMOS开关的框图。具体实施例方式图1具有把点A连接到点B的并联的PMOS Ml和NMOS M2。 这两个MOS晶体管是包括传输门的初级并联晶体管开关。每一个晶 体管开关的衬底接点SUB功能上接地。PMOS Ml的WELL连接到 CKTA，它的栅极G连接到使能信号en-,它的漏极连接到外部接点 A，并且它的源极连接到外部接点B。在正常操作中，传输门将信号 从A传送到B或者反之亦然。并联的NMOS M2的漏极功能上连接到外部接点A，以及它的源极连接到外部接点B。如本领域技术人员所知的，这些晶体管的漏极 和源极经常可以颠倒，并没有影响。如下所述，M2的栅极G连接到 正的真使能信号en+，并且连接到M2和M3的源极。PW ( P阱)连 接到正的真使能信号enl+，以及M2的NW ( N阱本文档来自技高网...

【技术保护点】
一种传输门，包括：　场效应第一传输晶体管，至少具有栅极、源极、漏极、阱和衬底，其中分别在所述漏极或源极处接收输入信号，以及在所述源极或漏极处呈现输出信号；和　第一偏置电路，限定连接到所述第一传输晶体管的阱的输出，该第一偏置电路限 定功能上连接到所述输入信号的第一接点、功能上连接到所述输出信号的第二接点以及功能上连接到电源的第三接点，其中从所述输入信号、输出信号和所述电源中选择的较高的电压被呈现给所述第一传输晶体管的阱。

【技术特征摘要】
【国外来华专利技术】US 2007-3-23 11/690,5751.一种传输门，包括场效应第一传输晶体管，至少具有栅极、源极、漏极、阱和衬底，其中分别在所述漏极或源极处接收输入信号，以及在所述源极或漏极处呈现输出信号；和第一偏置电路，限定连接到所述第一传输晶体管的阱的输出，该第一偏置电路限定功能上连接到所述输入信号的第一接点、功能上连接到所述输出信号的第二接点以及功能上连接到电源的第三接点，其中从所述输入信号、输出信号和所述电源中选择的较高的电压被呈现给所述第一传输晶体管的阱。2. 如权利要求1所述的传输门，其中所述第一偏置电路包括第二和第三晶体管，它们各自的漏极功能上连接到所述第 一传输晶体管的阱，所述第二晶体管的栅极功能上连接到所述第 一晶体管的源极，以及所述第三晶体管的栅极功能上连接到所述第一传输晶体管的漏极；所述第二晶体管的源极功能上连接到第 一交叉耦合晶体管，所述第 一 交叉耦合晶体管被布置为向所述第二晶体管的源极呈现电源电压和所述第一传输晶体管的漏极上的信号电压中的较高者；以及所述第三晶体管的源极功能上连接到第二交叉耦合晶体管，所述第二交叉耦合晶体管被布置为向所述第三晶体管的源极呈现电源电压和所述第一传输晶体管的源极上的信号电压中的较高者。3. 如权利要求1所述的传输门，还包括二极管，该二极管的阳极连接到电源电压并且该二极管的阴极连接到所述第一传输晶体管的阱，其中该二极管的正向电压降低得足以防止所述第一传输晶体管的漏极或源极到阱的pn结导通。4. 如权利要求3所述的传输门，其中所述二极管是肖特基二极管。5. 如权利要求3所述的传输门，其中所述二极管包括两个或多个并联的肖特基二极管。6. 如权利要求1所述的传输门，还包括使能电路，所述使能电路限定用于将电力提供给所述使能电路的电源接点、使能输入和使能输出，所述使能输出功能上连接到所述第一传输晶体管的栅极。7. 如权利要求6所述的传输门，还包括第二偏置电路，所述第二偏置电路限定功能上连接到所述使能电路的电源接点的输出，所述第二偏置电路限定功能上连接到所述输入信号的第四接点、功能上连接到所述输出的第五接点以及功能上连接到电源的第六接点，其中从所述输入信号、输出信号和电源中选择的较高的电压被呈现给所述使能电路的电源接点。8. 如权利要求7所述的传输门，还包括二极管，该二极管的阳极连接到电源电压，并且该二极管的阴极连接到用于向该使能电路提供电力的电源接点。9. 如权利要求8所述的传输门，其中所述二极管包括肖特基二极管。10....

【专利技术属性】
技术研发人员：MJ米斯克，
申请(专利权)人：快捷半导体有限公司，
类型：发明
国别省市：US[美国]