【技术实现步骤摘要】
本专利技术涉及串行通信，具体涉及一种降功耗的sst driver译码电路。
技术介绍
1、sst driver译码电路，也称源串联终端(source series terminated,sst)，是一种电压模式的驱动级结构，其被广泛应用于串行通信电路的发射器中。串行通信是一种时分多路复用(tdm)、点对点(p2p)的高速串行通信技术。其中，发射端将低速的并行信号转换成了高速的串行信号，然后经过编码、加重等操作处理后发出，在并行信号转换为串行信号的过程中，需要用到译码电路。通常，译码电路包括前级驱动器和驱动级两部分，前级驱动器接收并行信号，并对并行信号依次读出，输出至后方的驱动级中进行发送。在发送的过程中，考虑到串行信号较高的频率，往往还会通过差分电路的方式进行发送来提高抗干扰性。常见的驱动级包括cml驱动器和sst驱动器等。
2、现有技术中，sst驱动电路通常由上拉和下拉分支，由pmos和nmos开关晶体管与串联终端电阻r构成，每条支路都串接有串联的端接电阻来保持和传输线的阻抗相匹配。当驱动电压为高电平时，p管导通，上拉部分工作，当驱动电压为低电平时n管导通，下拉部分工作，从而完成信号的发送。
3、在上述结构中，sst控制code为10bit，译码过程为当code从10’b0000000000到10’b1111111111变化时，p支路和n支路同时递增递减导通，在满足阻抗匹配的情况下，得到输出幅度。其中功耗最小的情况对应为code是10’b0000000000/10’b1111111111，此时输出幅度为
4、基于上述过程容易得出，现有技术中的sst驱动电路，由于在工作时导通电流较大，导致了电路功耗较大的问题。
技术实现思路
1、针对现有技术中存在的上述问题，现提供一种降功耗的sst driver译码电路。
2、具体技术方案如下：
3、一种降功耗的sst driver译码电路，包括p支路和n支路；
4、所述p支路和所述n支路之间跨接有差分导通支路；
5、所述差分导通支路用于：
6、当输入编码为全0时，控制所述p支路单侧导通；
7、当所述输入编码为全1时，控制所述n支路单侧导通；
8、当所述输入编码为中间比特编码时，控制所述p支路和所述n支路均不导通。
9、另一方面，所述p支路包括p支路输出端和第一输出阻抗匹配电阻；
10、所述p支路输出端连接所述第一输出阻抗匹配电阻的第一端，所述第一输出阻抗匹配电阻的第二端连接所述sst driver译码电路的第一差分输出端；
11、所述n支路包括n支路输出端和第二输出阻抗匹配电阻；
12、所述n支路输出端连接所述第二输出阻抗匹配电阻的第一端，所述第二输出阻抗匹配电阻的第二端连接所述sst driver译码电路的第二差分输出端。
13、另一方面，所述差分导通支路包括第一支路和第二支路；
14、所述第一支路的第一端连接所述p支路输出端；
15、所述第一支路的第二端连接所述n支路输出端；
16、所述第二支路的第一端连接所述n支路输出端；
17、所述第二支路的第二端连接所述p支路输出端；
18、当所述输入编码为全0时，所述第一支路导通，所述第二支路关闭；
19、当所述输入编码为全1时，所述第一支路关闭，所述第二支路导通。
20、另一方面，当所述输入编码为10bit编码时，所述中间比特编码为1000000000；
21、当所述输入编码为所述中间比特编码时，所述差分导通支路全部导通。
22、另一方面，所述p支路包括：
23、第一pmos管，所述第一pmos管的输入端连接电源电路；
24、所述第一pmos管的栅极连接前级驱动器；
25、第一nmos管，所述第一nmos管的输入端连接所述第一pmos管的输出端；
26、所述第一nmos管的输入端还连接所述p支路的输出端；
27、所述第一nmos管的栅极连接所述前级驱动器；
28、所述第一nmos管的输出端接地。
29、另一方面，所述n支路包括：
30、第二nmos管，所述第二nmos管的输出端接地；
31、所述第二nmos管的栅极连接前级驱动器；
32、第二pmos管，所述第二pmos管的输出端连接所述第二nmos管的输入端；
33、所述第二pmos管的输出端还连接所述n支路的输出端；
34、所述第二pmos管的栅极连接所述前级驱动器；
35、所述第二pmos管的输入端连接电源电路。
36、另一方面，所述第一支路包括：
37、第三nmos管，所述第三nmos管的输入端连接所述第一支路的第一端；
38、所述第三nmos管的栅极连接外部的控制电路；
39、第四nmos管，所述第四nmos管的输入端连接所述第三nmos管的输出端；
40、所述第四nmos管的栅极连接所述控制电路；
41、所述第四nmos管的输出端连接所述第一支路的第二端。
42、另一方面，所述第二支路包括：
43、第三pmos管，所述第三pmos管的输入端连接所述第一支路的第一端；
44、所述第三pmos管的栅极连接外部的控制电路；
45、第四pmos管，所述第四pmos管的输入端连接所述第三pmos管的输出端；
46、所述第四pmos管的栅极连接所述控制电路；
47、所述第四pmos管的输出端连接所述第一支路的第二端。
48、另一方面，所述sst driver译码电路包括多个分片单元；
49、每个所述分片单元分别包括一组所述p支路、所述n支路和所述差分导通支路。
50、上述技术方案具有如下优点或有益效果：
51、针对现有技术中的sst驱动级耗电量较大的问题，本方案中，在sst驱动级的p支路和n支路之间引入了差分导通电路，用于控制差分输出端的导通情况，当出现特定的译码方式以至于不需要p支路或n支路输出时，通过差分导通电路控制输出通道，来使得电路实现特本文档来自技高网...
【技术保护点】
1.一种降功耗的SST Driver译码电路，其特征在于，包括P支路和N支路；
2.根据权利要求1所述的SST Driver译码电路，其特征在于，所述P支路包括P支路输出端和第一输出阻抗匹配电阻；
3.根据权利要求2所述的SST Driver译码电路，其特征在于，所述差分导通支路包括第一支路和第二支路；
4.根据权利要求1所述的SST Driver译码电路，其特征在于，当所述输入编码为10bit编码时，所述中间比特编码为1000000000；
5.根据权利要求2所述的SST Driver译码电路，其特征在于，所述P支路包括：
6.根据权利要求2所述的SST Driver译码电路，其特征在于，所述N支路包括：
7.根据权利要求3所述的SST Driver译码电路，其特征在于，所述第一支路包括：
8.根据权利要求3所述的SST Driver译码电路，其特征在于，所述第二支路包括：
9.根据权利要求1所述的SST Driver译码电路，其特征在于，所述SST Driver译码电路包括多个分片
...【技术特征摘要】
1.一种降功耗的sst driver译码电路，其特征在于，包括p支路和n支路；
2.根据权利要求1所述的sst driver译码电路，其特征在于，所述p支路包括p支路输出端和第一输出阻抗匹配电阻；
3.根据权利要求2所述的sst driver译码电路，其特征在于，所述差分导通支路包括第一支路和第二支路；
4.根据权利要求1所述的sst driver译码电路，其特征在于，当所述输入编码为10bit编码时，所述中间比特编码为1000000000；
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【专利技术属性】
技术研发人员：田晓成，宋司成，
申请(专利权)人：裕太微电子股份有限公司，
类型：发明
国别省市：
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