【技术实现步骤摘要】
本专利技术涉及锁相环，尤其涉及一种全数字相位鉴别方法、鉴相器及小数型全数字锁相环电路。
技术介绍
1、锁相环（phase-locked loop，pll）是一种用于生成稳定、精确时钟信号并保持相位同步的电路，在无线通信、时钟合成、数据恢复等领域具有广泛应用。
2、传统 pll主要由鉴相器（pd）、电荷泵（cp）、环路滤波器（lf）和压控振荡器（vco）组成。虽然模拟 pll具备较低的相位噪声，但其对工艺偏差和温度变化敏感，设计复杂，且难以在现代互补金属氧化物半导体（cmos）工艺下实现高集成度。此外，模拟 pll 在可编程性方面存在局限性，难以适应现代数字系统对灵活频率调节的需求。
3、为克服模拟 pll的局限性，数字pll（dpll）逐步发展起来。dpll采用数字电路替代传统模拟滤波器和电荷泵，增强了可编程能力，提高了工艺兼容性，并降低了对环境因素的敏感性。然而，dpll仍然依赖于模拟 vco，未能实现完全数字化。
4、全数字锁相环（adpll）在 dpll 的基础上进一步发展，将pll结构中的所有模拟模块，包括 vco 和鉴相器，全部替换为数字电路，实现更高的可编程性、更低功耗和更高的工艺迁移能力。adpll 主要由分频器（divider）、数字鉴相器（dpd）、数字环路滤波器（dlf）和数字控制振荡器（dco）组成。其中，dco由数字信号直接控制，取代了模拟vco，使 adpll 更易集成于现代数字系统中。
5、小数型全数字锁相环（fractional-n adpll）是ad
6、（1）tdc需要具备较大的动态范围：由于mmdiv产生的周期性相位误差较大，tdc必须能够测量较宽范围的相位偏差，导致功耗增加，并对线性度提出更高要求。
7、（2）tdc 量化噪声影响系统性能：tdc分辨率有限，量化误差会导致锁相环整体相位噪声恶化，增加输出时钟抖动。
8、为降低 tdc 的动态范围需求并改善系统性能，近年来主流设计采用 mmdiv 、数字时间转换器（dtc）与tdc 的方案。dtc 作为可编程延时单元，对反馈信号进行精细的相位调整，从而减少 tdc 需要测量的相位误差范围。然而，尽管 mmdiv、dtc与tdc 方案有效降低了tdc的动态范围需求，但dtc的非线性和tdc的死区问题仍然制约着 fractional-nadpll 的性能。其面临的关键技术挑战主要表现在以下两个方面：
9、（1）dtc 线性度问题：dtc由延时单元级联组成，其延时精度受工艺偏差、温度漂移和电源波动影响，导致非线性误差累积。传统全数字延时链架构难以保持高精度的时间控制，非线性误差难以优化，因此主流dtc设计通常采用模拟电路来改善线性度，但这增加了设计复杂度和功耗。
10、（2）tdc 死区问题：tdc 受限于其有限的时间分辨率，当相位误差小于 tdc 的最小分辨率时，tdc 输出保持不变，导致 pll 无法正确调整相位，影响锁相效果。这种死区问题直接影响 fractional-n adpll 的相位噪声性能，在高精度时钟合成应用中尤为突出，需要进一步优化 tdc 设计以提高测量精度。
11、有鉴于此，特提出本专利技术。
技术实现思路
1、本专利技术的目的是提供一种全数字相位鉴别方法、鉴相器及小数型全数字锁相环电路，可以保证相位测量的大动态范围和线性度，避免了时间测量中的死区问题，实现了延时链的内插，突破了单元延时限制，有效提高了测量精度，并且小数型全数字锁相环电路无需传统数字时间转换器，即可实现大动态范围的相位鉴别，降低了相位测量的非线性，整体架构更加简洁，易于全数字集成，并使性能得到有效提升。
2、本专利技术的目的是通过以下技术方案实现的：
3、一种全数字相位鉴别方法，包括：
4、当检测到输入的小数分频信号边沿时，开始振荡产生振荡信号，直至检测到参考时钟信号边沿时停止，并对振荡环信号边沿进行计数，获得相位测量的第一计数值；
5、通过延时链对振荡信号进行延时，检测到参考时钟信号边沿时，记录延时链上的状态码值，对状态码值进行编码与非线性修正后，获得相位测量的第二计数值；
6、将相位测量的第一计数值及第二计数值，与输入的分频器量化补偿信号相结合，生成相位误差量。
7、一种鉴相器，用于实现前述的全数字相位鉴别方法，包括：环形振荡器、基于延时链的时间测量电路以及输出编码器；所述环形振荡器与基于延时链的时间测量电路连接，所述环形振荡器及基于延时链的时间测量电路，均于所述输出编码器连接；其中：
8、所述环形振荡器，用于检测到输入的小数分频信号边沿时，开始振荡产生振荡信号，直至检测到参考时钟信号边沿时停止，并对振荡环信号边沿进行计数，获得相位测量的第一计数值；
9、所述基于延时链的时间测量电路，用于通过延时链对振荡信号进行延时，检测到参考时钟信号边沿时，记录延时链上的状态码值，对状态码值进行编码与非线性修正后，获得相位测量的第二计数值；
10、所述输出编码器，用于将相位测量的第一计数值及第二计数值，与输入的分频器量化补偿信号相结合，生成相位误差量。
11、一种小数型全数字锁相环电路，包括：数字控制振荡器、多模分频器、前述的鉴相器，以及数字环路滤波器，它们依次连接形成环路；其中：
12、所述数字控制振荡器，用于根据输入的数字控制信号产生时钟频率信号；
13、所述分频器，用于对所述数字控制振荡器产生的时钟频率信号进行小数分频，输出小数分频信号，以及相应的分频器量化补偿信号至所述鉴相器；
14、所述鉴相器，用于根据输入的小数分频信号与分频器量化补偿信号，输出相位误差量；
15、所述数字环路滤波器，用于对相位误差信号进行数字滤波，生成输出至数字控制振荡器的数字控制信号。
16、由上述本专利技术提供的技术方案可以看出，全数字相位鉴别过程中，通获得相位测量的第一计数值的方式为粗测量方式，获得第二计数值的方式为细测量方式，二者结合可有效降低对时间测量电路量程的要求；并且，第一计数值部分利用振荡周期计数及周期稳定性，保证了相位测量的大动态范围和线性度；第二计数值部分则利用振荡信号周期与参考时钟周期的不相关性，通过对振荡信号多个边沿进行测量和平均，避免了时间测量中的死区问题，实现了延时链的内插，突破了单元延时限制，有效提高了测量精度；此外，相应的小数型全数字本文档来自技高网...
【技术保护点】
1.一种全数字相位鉴别方法，其特征在于，包括：
2.根据权利要求1所述的一种全数字相位鉴别方法，其特征在于，所述对振荡环信号边沿进行计数包括：对振荡信号的上升沿和下降沿分别进行计数。
3.根据权利要求1所述的一种全数字相位鉴别方法，其特征在于，所述对状态码值进行编码与非线性修正包括：
4.根据权利要求1所述的一种全数字相位鉴别方法，其特征在于，所述将相位测量的第一计数值及第二计数值，与输入的分频器量化补偿信号相结合，生成相位误差量包括：
5.一种鉴相器，其特征在于，用于实现权利要求1~4任一项所述的全数字相位鉴别方法，包括：环形振荡器、基于延时链的时间测量电路以及输出编码器；所述环形振荡器与基于延时链的时间测量电路连接，所述环形振荡器及基于延时链的时间测量电路，均于所述输出编码器连接；其中：
6.根据权利要求5所述的一种鉴相器，其特征在于，所述环形振荡器包括：依次连接的振荡环与振荡环边沿计数器；其中：
7.根据权利要求5所述的一种鉴相器，其特征在于，所述基于延时链的时间测量电路包括：依次连接的延时链、延时链采
8.一种小数型全数字锁相环电路，其特征在于，包括：数字控制振荡器、多模分频器、权利要求5~7任一所述的鉴相器，以及数字环路滤波器，它们依次连接形成环路；其中：
...【技术特征摘要】
1.一种全数字相位鉴别方法，其特征在于，包括：
2.根据权利要求1所述的一种全数字相位鉴别方法，其特征在于，所述对振荡环信号边沿进行计数包括：对振荡信号的上升沿和下降沿分别进行计数。
3.根据权利要求1所述的一种全数字相位鉴别方法，其特征在于，所述对状态码值进行编码与非线性修正包括：
4.根据权利要求1所述的一种全数字相位鉴别方法，其特征在于，所述将相位测量的第一计数值及第二计数值，与输入的分频器量化补偿信号相结合，生成相位误差量包括：
5.一种鉴相器，其特征在于，用于实现权利要求1~4任一项所述的全数字相位鉴别方法，包括：环形振荡器、基于延时...
【专利技术属性】
技术研发人员：王进红，武一鸣，郑鹏，胡雪野，刘树彬，
申请(专利权)人：中国科学技术大学，
类型：发明
国别省市：
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