【技术实现步骤摘要】
本专利技术属于射频集成电路设计领域，涉及一种基于dtc和边沿时域补偿算法的小数分频全数字锁相环。
技术介绍
1、锁相环被称为pll(phase-locked loop)是一种频率合成器,其主要是一种可以产生目标频率的负反馈控制系统。在高性能片上系统(soc)中，锁相环在时钟的产生、分布和同步等方面具有重要的作用。随着集成电路的发展以及芯片内部对时钟频率更高精度以及更高性能的需求,具有高频率分辨率锁相合成且具有良好的噪声特性的小数分频锁相环成为了市场上的主流技术手段。并且早期通过模拟电路实现的锁相环随着工艺的精进而不利于集成，因此，数字锁相环在近些年来受到广泛的关注。其中，全数字锁相环(all-digitalphase locked loop，adpll)作为一种闭环反馈系统，各个模块间的控制信号都是数字信号，这提高了电路集成度、锁定速度和可移植性，并降低了电路的成本。同时，adpll提供的低相位噪声、低杂散本振或低抖动时钟信号，对系统的灵敏度具有重要影响。
2、为了能实现快速锁定和突破整数分频全数字锁相环在调频分辨率与环路带宽方面的限制，基于δσ调制器的小数分频全数字锁相环得到了广泛应用，其通过周期平均的方式实现对输入信号的小数倍分频，从而提高了参考信号与分频器的灵活性。然而，这种分频方式由于瞬时整数分频比的量化误差，在系统中引入了大量的量化噪声，导致输出频谱的纯净度降低，使其在高精度的应用场景下受到限制。
3、针对小数分频结构中由于量化误差引入的噪声问题，本专利技术的主要关注点在于利用dtc结合边沿时域
技术实现思路
1、有鉴于此，本专利技术的目的在于提供一种基于dtc和边沿时域补偿算法的小数分频全数字锁相环。
2、为达到上述目的，本专利技术提供如下技术方案：
3、一种基于dtc和边沿时域补偿算法的小数分频全数字锁相环，包括：
4、时间数字转换器tdc，用于将输入信号和反馈信号的相位差转换为数字信号；
5、数字环路滤波器dlf，用于滤除数字信号中的高频成分和噪声，并产生一个正比于相位差的数控信号；
6、数控振荡器dco，用于根据数控信号改变输出信号的频率；
7、可编程分频器mmd，用于将dco的输出信号分频至参考时钟的低频范围内；
8、数字时间转换器dtc，用于根据mmd的输出信号对分频后的信号进行时域补偿，以消除量化噪声。
9、利用δσ调制器进行小数分频的mmd结合基于相邻边沿插值时域补偿算法的dtc结构消除小数分频产生的量化噪声，实现了超低小数杂散的效果。整个电路的工作流程为系统不断比较输入信号ref与反馈信号f_out的相位，通过tdc将两者之间的相位差数字化，实现两者间相位误差的检测。随后，tdc将数字输出信号传递至dlf中，实现高频成分和噪声的滤除，产生一个正比于两者相位差的数控信号，作为dco的输入来改变数控振荡器的输出频率。为了提高数控振荡器的有效频率精度，在数控振荡器中存在另一个δσ调制器。然后，将dco的输出信号反馈到分频器，使其分频到参考时钟的低频范围内，根据δσ调制器调节小数分频的控制字变化而调节dtc改变分频器输出信号的相位减少反馈信号的量化误差，从而使ref与f_out之间的相位误差不断减小即tdc输出的相位差数字值为0。当adpll系统进入锁定状态时，会产生一个频率为(n+.f)×ref的输出信号f_out，其中n为分频比的整数位，f则为分频比的分数位。当adpll环路锁定后，输出信号频率与输入信号频率将严格同步，同时具有频率跟踪特性。其中，小数分频功能由δσ调制器动态控制mmd进行周期平均化完成，利用δσ调制器进行小数分频的mmd结合基于相邻边沿插值时域补偿算法的dtc结构消除小数分频产生的量化噪声，实现了超低小数杂散的效果以及精确的频率同步和跟踪。
10、进一步，所述数字时间转换器dtc放置在反馈路径中，用来及时抵消量化噪声引入的分频抖动，实现低小数杂散、输出频率稳定的小数分频信号。在小数分频中，δσ调制器基于外部输入的小数分频值与量化结果可以输出特定的分频比。由于误差积累和量化步长局限性，δσ调制器输出的瞬时整数分频结果与目标频率仍有固定误差。当采用dtc对不同周期下的不同量化误差分别进行时域补偿，可以有效降低甚至理论上完全消除量化误差，使得量化结果的标准差减小，更接近于目标分频输出值，即通过时域补偿减小了量化误差。
11、进一步，所述延时补偿控制算法基于相邻边沿差值补偿，对tdiv的每个上升沿进行延时操作，同时对相邻两个上升沿的延时量求差，获得所需的正或负延时量。理论上将tdiv通过dtc补偿为参考周期，则需要将每一个分频后信号进行延时补偿。
12、进一步，所述延时补偿无负值，根据实际dtc电路，选取一个基准延时值为198ps，据此计算得每个周期需要补偿的延时量。基于上述方法，利用相邻周期上升沿求差值的方式，实现对应的延时补偿，达到量化噪声的有效降低。
13、进一步，所述dtc结构总体为单端结构，采用粗量化级和细量化级延迟控制结合的方式实现更高精度的延迟选择。其中，粗量化级采用调谐的rc网络、细量化级采用无输出连接的或非门网络实现延迟控制功能。分频器的输出传送到dtc，采用输入缓冲器将其转换为方波信号。dtc通过数字控制码改变时域上的延时量tdelay按照以下公式设置：
14、tdelay＝dcw·δt
15、其中，dcw为延时控制字，δt为延时分辨率。
16、进一步，所述dlf结构将比例积分控制与低通滤波的特性进行有机结合，利用比例积分滤波器的快速响应和积分效应实现了对输入信号的精确调节，利用低通滤波器的平滑处理减少了高频噪声的干扰以实现稳定输出。其中，比例积分环路控制器在不同相位差以及信号的超前滞后关系的反馈下调节不同的比例以便快速锁定dco的振动频率。
17、本专利技术的有益效果在于：
18、1.通过延时补偿控制算法为反馈信号相邻边沿差值补偿消除小数分频器造成量化噪声，实现了低小数杂散的效果；
19、2.采用改进型dlf，其将比例积分滤波器和低通滤波器的特性进行有机结合，其中，比例积分环路控制器在不同相位差以及信号的超前滞后关系的反馈下调节不同的比例以便快速锁定dco的振动频率，提升锁定速度并实现噪声抑制。
20、本专利技术的其他优点、目标和特征在某种程度上将在随后的说明书中进行阐述，并且在某种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本专利技术的实践中得到教导。本专利技术的目标和其他优点可以通过下面的说明书来实现和获得。
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1.基于DTC和边沿时域补偿算法的小数分频全数字锁相环，其特征在于：包括：
2.根据权利要求1所述的基于DTC和边沿时域补偿算法的小数分频全数字锁相环，其特征在于：所述数字时间转换器DTC采用单端结构，并包括粗量化级和细量化级延迟控制单元。
3.根据权利要求2所述的基于DTC和边沿时域补偿算法的小数分频全数字锁相环，其特征在于：所述粗量化级延迟控制单元采用调谐的RC网络实现延迟控制功能。
4.根据权利要求2所述的基于DTC和边沿时域补偿算法的小数分频全数字锁相环，其特征在于：所述细量化级延迟控制单元采用无输出连接的或非门网络实现延迟控制功能。
5.根据权利要求1所述的基于DTC和边沿时域补偿算法的小数分频全数字锁相环，其特征在于：所述可编程分频器MMD包括ΔΣ调制器，用于根据外部输入的小数分频值输出特定的分频比。
6.根据权利要求1所述的基于DTC和边沿时域补偿算法的小数分频全数字锁相环，其特征在于：所述数字时间转换器DTC的输入信号为MMD的输出信号。
7.根据权利要求1所述的基于DTC和边沿时域补偿算法的
8.根据权利要求1所述的基于DTC和边沿时域补偿算法的小数分频全数字锁相环，其特征在于：所述数字环路滤波器DLF包括比例积分环路控制器和低通滤波器。
9.根据权利要求8所述的基于DTC和边沿时域补偿算法的小数分频全数字锁相环，其特征在于：所述比例积分环路控制器用于根据TDC的输出信号调节不同的比例，以锁定DCO的振动频率。
10.根据权利要求8所述的基于DTC和边沿时域补偿算法的小数分频全数字锁相环，其特征在于：所述低通滤波器用于平滑处理TDC的输出信号，以减少高频噪声的干扰。
...【技术特征摘要】
1.基于dtc和边沿时域补偿算法的小数分频全数字锁相环，其特征在于：包括：
2.根据权利要求1所述的基于dtc和边沿时域补偿算法的小数分频全数字锁相环，其特征在于：所述数字时间转换器dtc采用单端结构，并包括粗量化级和细量化级延迟控制单元。
3.根据权利要求2所述的基于dtc和边沿时域补偿算法的小数分频全数字锁相环，其特征在于：所述粗量化级延迟控制单元采用调谐的rc网络实现延迟控制功能。
4.根据权利要求2所述的基于dtc和边沿时域补偿算法的小数分频全数字锁相环，其特征在于：所述细量化级延迟控制单元采用无输出连接的或非门网络实现延迟控制功能。
5.根据权利要求1所述的基于dtc和边沿时域补偿算法的小数分频全数字锁相环，其特征在于：所述可编程分频器mmd包括δσ调制器，用于根据外部输入的小数分频值输出特定的分频比。
6.根据权利要求1所述的基于dtc和边...
【专利技术属性】
技术研发人员：张红升，刘程卓，杜英泉，张航，
申请(专利权)人：重庆邮电大学，
类型：发明
国别省市：
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