【技术实现步骤摘要】
本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
1、目前，快闪存储器(flash)，又称为闪存，已经成为非挥发性存储器的主流。根据结构不同，闪存可分为或非闪存(nor flash)和与非闪存(nand flash)两种。闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
2、但是，现有技术的快闪存储器的电学性能仍有待提高。
技术实现思路
1、本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，提高了半导体器件的性能。
2、为解决上述问题，本专利技术实施例提供一种半导体结构，包括：基底；分栅结构，分立于所述基底顶部，所述分栅结构包括浮栅结构和控制栅结构，所述浮栅结构沿第一方向和第二方向呈矩阵分布，所述第一方向与所述第二方向相垂直，所述控制栅结构沿所述第二方向延伸且横跨所述浮栅结构，所述控制栅结构覆盖所述浮栅结构的顶部和侧壁；选择栅结构，位于相邻所述分栅结构之间且覆盖所述基底，所述选择栅结构覆盖所述分栅结构的侧壁。
3、可选的，所述半导体结构还包括：栅绝缘层，位于所述控制栅结构与所述浮栅结构之间、以及所述控制栅结构与所述基底之间。
4、可选的，沿所述基底表面的法线方向，所述栅绝缘层的厚度为8纳米至16纳米。
5、可选的，所述浮栅结构在沿所述第二方向上的相间隔的距离为130纳米至14
6、可选的，所述半导体结构还包括：第一侧墙层，位于所述控制栅结构的侧壁。
7、可选的，所述第一侧墙层的材料包括氮化硅、碳化硅和氮氧化硅中的一种或多种。
8、可选的，所述半导体结构还包括：第二侧墙层，位于所述分栅结构的侧壁；所述选择栅结构覆盖所述第二侧墙层的侧壁。
9、相应的，本专利技术实施例还提供一种半导体结构的形成方法，包括：提供基底；在所述基底的顶部形成沿第一方向延伸且沿第二方向间隔排布的浮栅结构，所述第一方向与所述第二方向相互垂直；在所述基底顶部形成沿所述第二方向延伸且横跨所述浮栅结构的控制栅结构，所述控制栅结构覆盖所述浮栅结构的部分顶部和部分侧壁；去除所述控制栅结构两侧的浮栅结构，露出所述基底顶面，且剩余的所述浮栅结构和控制栅结构构成分栅结构；在相邻所述分栅结构之间形成覆盖所述基底的选择栅结构，所述选择栅结构覆盖所述分栅结构的侧壁。
10、可选的，形成所述浮栅结构的步骤包括：在所述基底的顶面形成浮栅材料层；在所述浮栅材料层的顶部形成具有第一掩膜开口的第一掩膜层，所述第一掩膜开口沿第一方向延伸；以所述第一掩膜层为掩膜，沿所述第一掩膜开口对所述浮栅材料层进行图形化处理，在所述基底顶部形成凸立且沿所述第一方向延伸的浮栅结构；去除所述第一掩膜层。
11、可选的，在形成所述浮栅结构之后，在形成所述控制栅结构之前，还包括：形成覆盖所述浮栅结构顶部和侧壁、以及所述基底顶面的栅绝缘层；在形成控制栅结构的步骤中，所述控制栅结构覆盖部分所述栅绝缘层；在去除所述控制栅结构两侧的浮栅结构的步骤中，还包括去除所述控制栅结构两侧的栅绝缘层。
12、可选的，沿所述基底表面的法线方向，所述栅绝缘层的厚度为14纳米至16纳米。
13、可选的，形成所述栅绝缘层的工艺包括原子层沉积工艺。
14、可选的，所述浮栅结构在沿所述第二方向上相间隔的距离为324纳米至360纳米。
15、可选的，形成所述控制栅结构的步骤包括：形成覆盖所述基底和浮栅结构的控制栅材料层；在所述控制栅材料层的顶部形成具有第二掩膜开口的第二掩膜层，所述第二掩膜开口沿所述第二方向延伸；以所述第二掩膜层为掩膜，对所述控制栅材料层进行图形化处理，在所述基底顶部形成沿所述第二方向延伸且横跨所述浮栅结构的控制栅结构。
16、可选的，在形成所述控制栅结构之后，在去除所述控制栅结构两侧的浮栅结构之前，还包括：在所述控制栅结构的侧壁形成第一侧墙层；去除所述控制栅结构两侧的浮栅结构的步骤包括：以所述第一侧墙层和第二掩膜层为刻蚀掩膜，对所述控制栅结构两侧的浮栅结构进行图形化处理。
17、可选的，在去除所述控制栅结构两侧的浮栅结构之后，在形成所述选择栅结构之前，还包括：在所述分栅结构的侧壁形成第二侧墙层；在形成所述选择栅结构的步骤中，所述选择栅结构覆盖所述第二侧墙层的侧壁。
18、与现有技术相比，本专利技术实施例的技术方案具有以下优点：
19、本专利技术实施例提供的半导体结构的形成方法中，在所述基底顶部形成沿所述第二方向延伸且横跨所述浮栅结构的控制栅结构，所述控制栅结构覆盖所述浮栅结构的部分顶部和部分侧壁，去除所述控制栅结构两侧的浮栅结构，露出所述基底顶面，且剩余的所述浮栅结构和控制栅结构构成分栅结构，在相邻所述分栅结构之间形成覆盖所述基底的选择栅结构，所述选择栅结构覆盖所述分栅结构的侧壁，也就意味着在分栅结构中，控制栅结构与浮栅结构之间的接触面包括水平方向的接触面和竖直方向的接触面，增大了控制栅结构与浮栅结构之间的接触面积，从而增大了控制栅结构与浮栅结构之间的耦合电容，在控制栅结构与浮栅结构之间的耦合电容变大的情况下，可以减小对控制栅结构施加的电压值来满足半导体结构的写入操作，由于对控制栅结构施加的电压值得到减小，能够降低控制栅结构与浮栅结构之间的介质层出现老化的概率，进而提高了半导体结构的性能。
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1.一种半导体结构，其特征在于，包括：
2.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：栅绝缘层，位于所述控制栅结构与所述浮栅结构之间、以及所述控制栅结构与所述基底之间。
3.如权利要求2所述的半导体结构，其特征在于，沿所述基底表面的法线方向，所述栅绝缘层的厚度为8纳米至16纳米。
4.如权利要求1所述的半导体结构，其特征在于，所述浮栅结构在沿所述第二方向上的相间隔的距离为324纳米至360纳米。
5.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：第一侧墙层，位于所述控制栅结构的侧壁。
6.如权利要求5所述的半导体结构，其特征在于，所述第一侧墙层的材料包括氮化硅、碳化硅和氮氧化硅中的一种或多种。
7.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：第二侧墙层，位于所述分栅结构的侧壁；
8.一种半导体结构的形成方法，其特征在于，包括：
9.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述浮栅结构的步骤包括：在所述基底的顶面
10.如权利要求8所述的半导体结构的形成方法，其特征在于，在形成所述浮栅结构之后，在形成所述控制栅结构之前，还包括：形成覆盖所述浮栅结构顶部和侧壁、以及所述基底顶面的栅绝缘层；
11.如权利要求10所述的半导体结构的形成方法，其特征在于，沿所述基底表面的法线方向，所述栅绝缘层的厚度为14纳米至16纳米。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，形成所述栅绝缘层的工艺包括原子层沉积工艺。
13.如权利要求8所述的半导体结构的形成方法，其特征在于，所述浮栅结构在沿所述第二方向上相间隔的距离为130纳米至144纳米。
14.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述控制栅结构的步骤包括：形成覆盖所述基底和浮栅结构的控制栅材料层；在所述控制栅材料层的顶部形成具有第二掩膜开口的第二掩膜层，所述第二掩膜开口沿所述第二方向延伸；以所述第二掩膜层为掩膜，对所述控制栅材料层进行图形化处理，在所述基底顶部形成沿所述第二方向延伸且横跨所述浮栅结构的控制栅结构。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，在形成所述控制栅结构之后，在去除所述控制栅结构两侧的浮栅结构之前，还包括：在所述控制栅结构的侧壁形成第一侧墙层；
16.如权利要求8所述的半导体结构的形成方法，其特征在于，在去除所述控制栅结构两侧的浮栅结构之后，在形成所述选择栅结构之前，还包括：在所述分栅结构的侧壁形成第二侧墙层；
...【技术特征摘要】
1.一种半导体结构，其特征在于，包括：
2.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：栅绝缘层，位于所述控制栅结构与所述浮栅结构之间、以及所述控制栅结构与所述基底之间。
3.如权利要求2所述的半导体结构，其特征在于，沿所述基底表面的法线方向，所述栅绝缘层的厚度为8纳米至16纳米。
4.如权利要求1所述的半导体结构，其特征在于，所述浮栅结构在沿所述第二方向上的相间隔的距离为324纳米至360纳米。
5.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：第一侧墙层，位于所述控制栅结构的侧壁。
6.如权利要求5所述的半导体结构，其特征在于，所述第一侧墙层的材料包括氮化硅、碳化硅和氮氧化硅中的一种或多种。
7.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：第二侧墙层，位于所述分栅结构的侧壁；
8.一种半导体结构的形成方法，其特征在于，包括：
9.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述浮栅结构的步骤包括：在所述基底的顶面形成浮栅材料层；在所述浮栅材料层的顶部形成具有第一掩膜开口的第一掩膜层，所述第一掩膜开口沿第一方向延伸；以所述第一掩膜层为掩膜，沿所述第一掩膜开口对所述浮栅材料层进行图形化处理，在所述基底顶部形成凸立且沿所述第一方向延伸的浮栅结构；
10.如权利要求8所述的半导体结...
【专利技术属性】
技术研发人员：郁万强，钟怡，董天化，曾红林，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：
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