半导体存储器件及其控制方法技术

一种半导体存储器件包括：多个检测码产生器，被配置为分别产生多个检测码以检测多个数据项中的错误；多个第一校正码产生器，被配置为分别产生多个第一校正码以校正多个第一数据块中的错误，第一数据块中的每一个包括数据项和相应的检测码之一；第二校正码产生器，被配置为产生第二校正码以校正第二数据块中的错误，第二数据块包括第一数据块；和半导体存储器，被配置为非易失性地存储第二数据块、第一校正码和第二校正码。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及，例如，涉及非易失 性地存储信息并具有纠错电路的存储器件，和控制该存储器件的方 法。
技术介绍
在某些非易失性存储器件中，控制数据存储的物理量的状态随 着时间的流逝而改变。如果经过的时间到达预定长度，则数据可能丢 失。存在各种类型的具有这种特性特征的存储器件。这种存储器件之 一是，例如，使用具有所谓的层叠栅极结构的晶体管作为存储单元的 非易失性半导体存储器件。层叠的栅极结构包括顺序地堆叠在基底上的隧道绝缘膜，浮栅 电极，电极间绝缘膜，和控制栅电极。为在存储单元中存储信息，通 过隧道绝缘膜从基底向浮栅电极注入电子。在浮栅电极中累积的电荷 保持信息。在浮栅电极中累积的电荷随着时间的经过，通过隧道绝缘 膜漏向基底。因此，在存储单元中保持的信息可能随着时间的流逝而 丢失(在信息中可能出现错误)。如果从信息存储时间开始经过的时间短，则在信息中很少出现错误。另一方面，如果在信息存储之后经过了长时间，则在信息中出 现错误的概率很高。具有多个这种存储单元的存储器件有时包括用于 将错误的信息恢复到正确状态的纠错机制。通常，为校正由于例如从信息记录开始经过了时间而在由多个 位形成的数据中包括的若干错误，需要具有高纠错能力的校正机制。 具有高纠错能力的校正机制具有大的电路规模且要求高功耗和长的处 理时间。通常，为保证即使在从信息存储开始经过长时间之后也能恢 复正确的信息，存储器件使用具有高纠错能力的校正机制。无论从信 息存储开始经过的时间长度如何，高性能的纠错机制都能同样地发挥 作用。因此，即使在读取仅存储了短时间的信息时，也4吏用高性能的 纠错机制。因为待读取的信息没有包括那么多的错误，因此高性能的 纠错机制的使用是浪费的。这导致存储器件中功率的浪费。为增强纠错能力，通常，需要纠错目标信息的大小是大的。例如，不对于512字节数据产生纠错码，而是，例如，对于通过级联多 个512字节数据而获得的4k字节数据产生纠错码。这增强了纠错能 力。但是，在该方法中，即使在读出512字节数据时，也总是必须读 出4k字节数据。这也导致存储器件中功率的浪费。关于该应用的现有技术的参考信息是JP-A 63-275225 (KOKAI)。在该参考中，公开了具有高纠错能力的校正设备。
技术实现思路
根据本专利技术的方面，提供了半导体存储器件，包括多个检测 码产生器，被配置为分别产生多个检测码以检测多个数据项中的错误；多个第一校正码产生器，被配置为分别产生多个第一校正码以校正多个第一数据块中的错误，第一数据块中的每一个包括数据项之一和相应的检测码；第二校正码产生器，被配置为产生第二校正码以校 正第二数据块中的错误，该第二数据块包括第一数据块；和半导体存储器，被配置为非易失性地存储第二数据块，第一校正码和第二校正 码。根据本专利技术的方面，提供了半导体存储器件，包括控制半导 体存储器件的方法，该方法包括分别产生多个检测码以检测多个数 据项中的错误；分别产生多个第一校正码以校正多个第一数据块中的 错误，第一数据块中的每一个包括数据项之一和相应的检测码；产生 第二校正码以校正第二数据块中的错误，该第二数据块包括第 一数据 块；和非易失性地存储第二数据块，第一校正码和第二校正码。附图说明图l是示意地图示根据实施例的半导体存储器件的框图2是图示纠错电路的与数据写入相关联的主要部分的框图3是图示在写入时的临时存储电路3中的数据状态图4是图示图3之后的状态的图5是图示图4之后的状态的图6是图示纠错电路的与数据读相关联的主要部分的框图7是图示第二纠错单元的操作的实例的图8是图示在需要的纠错能力与从写开始经过的时间之间的关系图9是图示第一纠错单元11和第二纠错单元13的处理范围的 概念的图10是图示错误率与第二纠错单元的使用概率之间的关系且图11是图示错误率与第二纠错单元的平均Chien搜索之间的关系图。具体实施例方式现在将参考附图描述本专利技术的实施例。在下面描述中，相同的 附图标记表示具有几乎相同的功能和布置的组成元件，且仅在必要时进行重复的说明。如下所述的本实施例仅是具体表现本专利技术的技术范围的设备或 方法的实例。本专利技术的技术范围不限制组件的材料、形状、结构和布 置为如下所述的。本专利技术的技术范围允许在所附的权利要求中的各种 变化和修改。本专利技术的实施例的功能框可以由硬件、计算机软件或其组合实 现。以下将大体上从它们的功能的角度来描述各个框，同时澄清它们 可以由硬件和软件两者实现。是作为硬件或软件执行功能取决于关于 整个系统的具体的实施例或设计限制。对于每一具体的实施例，本领 域技术人员可以通过各种方法实现功能，且本专利技术完全包括这种实 现。图l是示意地图示根据实施例的半导体存储器件的框图。如图1所示，半导体存储器件10包括纠错电路1和半导体存储 器2。纠错电路1和半导体存储器2被形成为，例如，单个半导体芯 片上的一个半导体集成电路。只要半导体存储器2可以非易失性地存 储信息，且所存储的数据可以改变，那么其可以是任意的存储器件。 半导体存储器2的实例是NAND闪速存储器。NAND闪速存储器具有多个存储单元。每个存储单元由具有所 谓的层叠栅极结构的MOSFET (金属氧化物半导体场效应晶体管) 形成。具有该层叠栅极结构的MOS晶体管包括隧道绝缘膜，浮栅电 极，电极间绝缘膜，控制栅电极和源极及漏极扩散层。每个存储单元 晶体管的阈值电压根据在浮栅电极中积累的电荷量改变，且每个存储 单元晶体管存储与阔值电压的变化相对应的信息。存储单元晶体管可 以被设计为存储1位信息或者多个位的信息。在半导体存储器2中包 括读出放大器和电位产生电路的控制电路可以在存储单元晶体管中写 入被提供给半导体存储器2的数据，或向半导体存储器2之外输出存 储在存储单元晶体管中的数据。属于相同行的存储单元晶体管的控制栅电极连接到单个字线。 在属于相同列并串联连接的每一存储单元晶体管的端部处提供选择栅极晶体管。 一个选择栅极晶体管连接到位线。基于该规则，提供了存 储单元晶体管、选择栅极晶体管、字线和位线。对于每一组多个存储 单元晶体管进行数据写入和读取。由一组存储单元晶体管形成的存储区对应于一个页面。多个页面形成块。NAND闪速存储器擦除在每个 块中的数据。将要求写入半导体存储器2中的数据(写数据)外部地提供给 半导体存储器件10。纠错电路1将纠错码和错误检测码添加到写数 据，并将其提供给半导体存储器2。半导体存储器2与纠错码和错误 检测码一起存储写数据。响应于提供给半导体存储器件10的控制信号，半导体存储器2 将所要求读取的数据(读数据)和被添加到读数据的纠错码和错误检 测码提供给纠错电路l。纠错电路1在读数据中检测错误并纠错。如 果存在错误，则纠错电路l校正它，去除纠错码和错误检测码，并输 出读数据给外部装置。[写系统电路的布置图2是图示纠错电路1的与数据写入相关联的主要部分的框 图。纠错电路1对于每个都具有预定大小的多个写数椐中的每一个产 生纠错码，且还对于多个写数据的集合产生另一纠错码。根据期望实 现的纠错能力和待采用的纠错码来决定写数据的数目。以下将描述其 中写数据的数目是8的实例。如图2所示，纠错电路1接收写数据项Dal到Da8。例如，第 一尺寸可以匹配半导体存储器2的写或读数据的尺寸本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：　多个检测码产生器，被配置为分别产生多个检测码以检测多个数据项中的错误；　多个第一校正码产生器，被配置为分别产生多个第一校正码以校正多个第一数据块中的错误，所述第一数据块中的每一个包含数据项之一和相应的 检测码；　第二校正码产生器，被配置为产生第二校正码以校正在第二数据块中的错误，所述第二数据块包括所述第一数据块；和　半导体存储器，被配置为非易失性地存储所述第二数据块、第一校正码和第二校正码。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：菅野伸一，内川浩典，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]