【技术实现步骤摘要】
本专利技术涉及芯片领域，具体而言，涉及一种pcie重定时器、pcie系统及电子设备。
技术介绍
1、在pcie4.0以后提出重定时器（retimer）规范，而重定时器规范可以解决链路中信号完整性问题和传输距离问题。重定时器还可以确保数据在高速传输中不会出现错误，以及重定时器可以参与pcie链路的管理等等功能。
2、在pcie系统中加入重定时器，虽然带来了上述优势，但也存在一些弊端：比如重定时器在对信号进行重定时、数据加解扰、数据编解码以及做均衡的过程中，会增加系统的延迟。在一些特定的场景下，需要将链路切换为低延时通路，如何保障切换过程顺利完成，成为了本领域技术人员所关注的难题。
技术实现思路
1、本专利技术的目的在于提供一种pcie重定时器、pcie系统及电子设备，以改善上述问题。
2、为了实现上述目的，本专利技术实施例采用的技术方案如下：
3、第一方面，本专利技术实施例提供一种pcie重定时器，所述pcie重定时器包括：去偏斜模块、控制模块、解码解扰模块、编码加扰模块以及低延时通路；
4、所述解码解扰模块的输入端和所述低延时通路的输入端用于连接上游设备的输出端，所述解码解扰模块的输出端、所述去偏斜模块的输入端以及所述低延时通路控制端连接于所述控制模块，所述去偏斜模块的输出端连接于所述编码加扰模块，所述编码加扰模块的输出端和所述低延时通路的输出端用于连接下游设备；
5、所述解码解扰模块用于对所述上游设备的输出码流进行解码解
6、所述控制模块用于根据解码解扰码流确定是否满足低延时触发条件，若满足，则将解码解扰码流中的第二类码流修改为第一类码流，并将修改后的码流传输给所述去偏斜模块，所述第二类码流为所述下游设备进行状态跳变的触发码流；
7、所述去偏斜模块用于对接收到的码流进行去偏斜处理，并将去偏斜处理后的码流传输给所述编码加扰模块；
8、所述编码加扰模块用于对接收到的码流进行编码加扰处理，并将编码加扰处理的码流传输给所述下游设备；
9、所述控制模块还用于在确定所述低延时通路与主通路对齐后，控制所述低延时通路作为当前的工作通路，其中，所述主通路为经过去偏斜模块的通路。
10、pcie重定时器可以将解码解扰码流中的第二类码流修改为第一类码流，下游设备的状态机将不会因为接收预设数量的第二类码流进行状态跳变，从而可以拖住上游设备的状态机和下游设备的状态机从接收端配置恢复状态跳转到空闲状态（recovery.idle）的时间，达到拖住状态机的目的，使得pcie重定时器有更多的时间进行通路切换而不出现误码。
11、可选地，所述控制模块包括主控单元和通路切换模块，所述解码解扰模块的输出端和所述去偏斜模块的输入端连接于所述主控单元，所述低延时通路控制端连接于所述通路切换模块，所述通路切换模块与所述主控单元连接；
12、所述主控单元用于在所述下游设备和所述上游设备均处于接收端配置恢复状态，且所述上游设备的输出码流的速率大于预设的速率阈值，且接收到满足第二类码流判断条件的码流时，确定满足低延时触发条件；
13、其中，所述第二类码流判断条件包括码流对应的目标符号与其对应的目标内容匹配；
14、所述主控单元用于在满足低延时触发条件的情况下，将解码解扰码流中的第二类码流修改为第一类码流，并将修改后的码流传输给所述去偏斜模块；
15、所述通路切换模块用于在确定所述低延时通路与主通路对齐后，控制所述低延时通路作为当前的工作通路，并向所述主控单元发送停止修改指令，以使所述主控单元停止对解码解扰码流进行修改。
16、通过上述的第二类码流判断条件，可以准确识别是否满足低延时触发条件，从而能够即时地对解码解扰码流进行修改，达到拖住状态机的目的，使得pcie重定时器有更多的时间进行通路切换而不出现误码。
17、可选地，所述主控单元还用于在接收到的码流对应的异常监测符号与其对应的目标内容不匹配时，确定接收到异常信号；
18、所述主控单元还用于在接收到异常信号时，向所述通路切换模块发送退出指令，以使所述通路切换模块停止判断所述低延时通路与主通路是否对齐；
19、所述主控单元还用于在接收到异常信号时，停止对解码解扰码流进行修改，或者，保持对解码解扰码流进行修改，在预设时间长度后，停止对解码解扰码流进行修改。
20、所述主控单元还用于在监测到所述上游设备的输出码流的速率小于预设的速率阈值时，确定接收到异常信号；
21、所述主控单元还用于在监测到所述上游设备的状态机或所述下游设备的状态机满足状态跳变条件时，确定接收到异常信号；
22、所述状态跳变条件为状态机由接收端配置恢复状态跳转到异常状态的条件，或者，所述状态跳变条件为状态机由空闲状态跳转到回环状态、禁止状态或者热复位状态。
23、通过对设备运行的异常情况进行监测，在接收到异常信号的情况下，退出低延时模式，避免出现宕机。
24、可选地，所述解码解扰模块用于在检测到解码解扰码流的码头特征时，向所述主控单元提供存储启动信号；
25、所述解码解扰模块用于在检测到解码解扰码流为有效数据时，向所述主控单元提供高电平的有效标志信号；
26、所述主控单元用于在接收到所述存储启动信号后，且所述有效标志信号处于高电平状态时，确定接收到的码流的类别标识符号是否与其对应的目标内容匹配，若匹配，则确定当前码流为所述第一类码流，对所述当前码流进行存储；
27、所述主控单元用于利用最新存储的所述第一类码流替换解码解扰码流中的第二类码流，以完成所述解码解扰码流的修改。
28、通过以利用最新存储的第一类码流替换解码解扰码流中的第二类码流，从而避免出现乱码的问题。
29、可选地，所述通路切换模块用于对所述主通路中所述去偏斜模块的输出码流进行监测，在所述去偏斜模块输出的电气空闲退出序列（eie）的数量大于监测阈值时，确定所述低延时通路与主通路对齐。
30、通过准确判断低延时通路15与主通路是否对齐，从而保障链路切换的及时性。
31、第二方面，本专利技术实施例提供一种pcie系统，pcie系统包括上游设备、下游设备以及上述的pcie重定时器。
32、第三方面，本专利技术实施例提供一种电子设备，包括上述的pcie系统。
33、为使本专利技术的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
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1.一种PCIe重定时器，其特征在于，所述PCIe重定时器包括：去偏斜模块、控制模块、解码解扰模块、编码加扰模块以及低延时通路；
2.如权利要求1所述的PCIe重定时器，其特征在于，在所述低延时通路与主通路对齐后，所述控制模块停止对解码解扰码流进行修改。
3.如权利要求1所述的PCIe重定时器，其特征在于，所述控制模块包括主控单元和通路切换模块，所述解码解扰模块的输出端和所述去偏斜模块的输入端连接于所述主控单元，所述低延时通路控制端连接于所述通路切换模块，所述通路切换模块与所述主控单元连接；
4.如权利要求3所述的PCIe重定时器，其特征在于，
5.如权利要求4所述的PCIe重定时器，其特征在于，
6.如权利要求3所述的PCIe重定时器，其特征在于，
7.如权利要求3所述的PCIe重定时器，其特征在于，
8.如权利要求3所述的PCIe重定时器，其特征在于，
9.一种PCIe系统，其特征在于，PCIe系统包括上游设备、下游设备以及权利要求1-8中任一项所述的PCIe重定时器。
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